インテル® Agilex™ ハード・プロセッサー・システム・コンポーネント・リファレンス・マニュアル

ダウンロード PDF
ID 683581
日付 8/05/2021
Public
ドキュメント目次
ドキュメント目次 x
1. インテル® Agilex™ ハード・プロセッサー・システム・コンポーネントの概要 2. インテル® Agilex™ ハード・プロセッサー・システム・コンポーネントのコンフィグレーション
1. インテル® Agilex™ ハード・プロセッサー・システム・コンポーネントの概要 x
1.1. Cortex*-A53 MPCore* プロセッサー 1.2. CoreSight* デバッグ・コンポーネント 1.3. インターコネクト 1.4. FPGAブリッジ 1.5. メモリー・コントローラー 1.6. サポート・ペリフェラル 1.7. HPSコンポーネントの概要の改訂履歴
1.6. サポート・ペリフェラル x
1.6.1. インターフェイス・ペリフェラル 1.6.2. オンチップメモリー
2. インテル® Agilex™ ハード・プロセッサー・システム・コンポーネントのコンフィグレーション x
2.1. HPSコンポーネントのパラメーター化 2.2. FPGA Interfaces 2.3. HPS Clocks and Resets 2.4. HPS EMIF 2.5. I/O Delays 2.6. Pin MUX and Peripherals 2.7. HPSコンポーネントの生成およびコンパイル 2.8. アドレス・スパン・エクステンダー・コンポーネントの使用 2.9. HPSコンポーネントのコンフィグレーションの改訂履歴
2.2. FPGA Interfaces x
2.2.1. General Interfaces 2.2.2. HPS-FPGA AXI Bridges 2.2.3. HPS Boot Source 2.2.4. DMA Controller Interface 2.2.5. Interrupts
2.2.1. General Interfaces x
2.2.1.1. Enable MPU Standby and Event Interfaces 2.2.1.2. Enable General Purpose Signals 2.2.1.3. Enable Debug APB Interface 2.2.1.4. Enable System Trace Macrocell (STM) Hardware Events 2.2.1.5. Enable FPGA Cross Trigger Interface 2.2.1.6. Enable DDR Arm* Trace Bus (ATB)
2.2.2. HPS-FPGA AXI Bridges x
2.2.2.1. FPGA-to-HPS Slave Interface 2.2.2.2. HPS to FPGA AXI-4 Master Interface 2.2.2.3. Lightweight HPS to FPGA Master Interface
2.2.5. Interrupts x
2.2.5.1. FPGA-to-HPS 2.2.5.2. HPS-to-FPGA
2.3. HPS Clocks and Resets x
2.3.1. Input Clocks 2.3.2. Internal Clocks and Output Clocks 2.3.3. リセット
2.3.1. Input Clocks x
2.3.1.1. External Clock Source 2.3.1.2. FPGA-to-HPS Clocks Source 2.3.1.3. Peripheral FPGA Clocks
2.3.2. Internal Clocks and Output Clocks x
2.3.2.1. Main PLL Output Clocks – Desired Frequencies 2.3.2.2. HPS to FPGA User Clocks 2.3.2.3. HPS Peripheral Clocks – Desired Frequencies 2.3.2.4. Clock Sources 2.3.2.5. PLL Report
2.6. Pin MUX and Peripherals x
2.6.1. Pin Mux GUI 2.6.2. Pin Mux Report 2.6.3. EMAC ptp Interface
2.6.1. Pin Mux GUI x
2.6.1.1. Auto-Place IP 2.6.1.2. Advanced
1. インテル® Agilex™ ハード・プロセッサー・システム・コンポーネントの概要
2. インテル® Agilex™ ハード・プロセッサー・システム・コンポーネントのコンフィグレーション

2.7. HPSコンポーネントの生成およびコンパイル

HPSデザインを生成してコンパイルするプロセスは、プラットフォーム・デザイナープロジェクトの他のプロセスと非常によく似ています。次の手順を実行します。

  1. プラットフォーム・デザイナーでデザインを生成します。生成されたファイルには、クロックタイミング制約を含む .sdc ファイルが含まれます。シミュレーションがイネーブルされている場合は、シミュレーション・ファイルも生成されます。
    さらに、FPGA to HPS slave interfaceをAXI-4モードで使用している際に、Load IP-XACT Register Detailsを選択すると、CSRオフセット情報が含まれ、生成された .ip ファイルに「isPresent」タグが付きます。
    図 29.  プラットフォーム・デザイナーのLoad IP-XACT Register Details (AXI-4モード) の表示
  2. <qsys_system_name>.qip を インテル® Quartus® Primeプロジェクトに追加します。<qsys_system_name>.qip は、プラットフォーム・デザイナーによって生成されるHPSコンポーネントの インテル® Quartus® Prime IP Fileです。
    注: プラットフォーム・デザイナーでは、.qip ファイルにピン割り当てが生成されます。
    図 30.  プラットフォーム・デザイナーのピン割り当ての表示
  3. 解析と合成を インテル® Quartus® Prime開発ソフトウェアを使用して実行します。
  4. デザインのコンパイルを インテル® Quartus® Prime開発ソフトウェアで行います。
  5. 必要に応じて、SDRAMのピン割り当てにバックアノテーションを付けて、次回のデザインのコンパイル時にピン割り当ての警告を排除します。
レベル 2 の表題