インテル® Agilex™ ハード・プロセッサー・システム・コンポーネント・リファレンス・マニュアル

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ID 683581
日付 8/05/2021
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ドキュメント目次
ドキュメント目次 x
1. インテル® Agilex™ ハード・プロセッサー・システム・コンポーネントの概要 2. インテル® Agilex™ ハード・プロセッサー・システム・コンポーネントのコンフィグレーション
1. インテル® Agilex™ ハード・プロセッサー・システム・コンポーネントの概要 x
1.1. Cortex*-A53 MPCore* プロセッサー 1.2. CoreSight* デバッグ・コンポーネント 1.3. インターコネクト 1.4. FPGAブリッジ 1.5. メモリー・コントローラー 1.6. サポート・ペリフェラル 1.7. HPSコンポーネントの概要の改訂履歴
1.6. サポート・ペリフェラル x
1.6.1. インターフェイス・ペリフェラル 1.6.2. オンチップメモリー
2. インテル® Agilex™ ハード・プロセッサー・システム・コンポーネントのコンフィグレーション x
2.1. HPSコンポーネントのパラメーター化 2.2. FPGA Interfaces 2.3. HPS Clocks and Resets 2.4. HPS EMIF 2.5. I/O Delays 2.6. Pin MUX and Peripherals 2.7. HPSコンポーネントの生成およびコンパイル 2.8. アドレス・スパン・エクステンダー・コンポーネントの使用 2.9. HPSコンポーネントのコンフィグレーションの改訂履歴
2.2. FPGA Interfaces x
2.2.1. General Interfaces 2.2.2. HPS-FPGA AXI Bridges 2.2.3. HPS Boot Source 2.2.4. DMA Controller Interface 2.2.5. Interrupts
2.2.1. General Interfaces x
2.2.1.1. Enable MPU Standby and Event Interfaces 2.2.1.2. Enable General Purpose Signals 2.2.1.3. Enable Debug APB Interface 2.2.1.4. Enable System Trace Macrocell (STM) Hardware Events 2.2.1.5. Enable FPGA Cross Trigger Interface 2.2.1.6. Enable DDR Arm* Trace Bus (ATB)
2.2.2. HPS-FPGA AXI Bridges x
2.2.2.1. FPGA-to-HPS Slave Interface 2.2.2.2. HPS to FPGA AXI-4 Master Interface 2.2.2.3. Lightweight HPS to FPGA Master Interface
2.2.5. Interrupts x
2.2.5.1. FPGA-to-HPS 2.2.5.2. HPS-to-FPGA
2.3. HPS Clocks and Resets x
2.3.1. Input Clocks 2.3.2. Internal Clocks and Output Clocks 2.3.3. リセット
2.3.1. Input Clocks x
2.3.1.1. External Clock Source 2.3.1.2. FPGA-to-HPS Clocks Source 2.3.1.3. Peripheral FPGA Clocks
2.3.2. Internal Clocks and Output Clocks x
2.3.2.1. Main PLL Output Clocks – Desired Frequencies 2.3.2.2. HPS to FPGA User Clocks 2.3.2.3. HPS Peripheral Clocks – Desired Frequencies 2.3.2.4. Clock Sources 2.3.2.5. PLL Report
2.6. Pin MUX and Peripherals x
2.6.1. Pin Mux GUI 2.6.2. Pin Mux Report 2.6.3. EMAC ptp Interface
2.6.1. Pin Mux GUI x
2.6.1.1. Auto-Place IP 2.6.1.2. Advanced
1. インテル® Agilex™ ハード・プロセッサー・システム・コンポーネントの概要
2. インテル® Agilex™ ハード・プロセッサー・システム・コンポーネントのコンフィグレーション

2.2.1.1. Enable MPU Standby and Event Interfaces

Microprocessor Unit (MPU) スタンバイ信号は、MPUがスタンバイ状態にあることをFPGAファブリックに通知する信号です。イベント信号により Cortex*-A53プロセッサーをイベント待機 (WFE) ステートからウェイクアップします。Enable MPU Standby and Event Interfacesオプションをオンにすると、h2f_mpu_eventsコンジットがイネーブルされます。このコンジットを構成する信号は次のとおりです。
  • h2f_mpu_eventi: FPGAからすべてのプロセッサーにイベントを通知するための入力です。この FPGA-to-HPS 信号を使用して、WFEステートのプロセッサーをウェイクアップします。この信号をアサートすると、 Cortex*-A53で SEV 命令を実行するのと同じ効果があります。この信号のデアサートは、FPGAファブリックのンフィグレーションまで続けてください。この信号は、少なくとも2 MPUクロックサイクルの間Highにアサートし、プロセッサーにいずれかの Cortex*-A53コアを認識させることが必要です。
  • h2f_mpu_evento: 任意のMPUコアからFPGAファブリックへの出力です。このHPS-to-FPGA信号アサートされるのは、SEV 命令が Cortex*-A53プロセッサーによって実行された場合です。この信号は複数サイクルのパルスとして出力されます。そのため、FPGAのロジックは、立ち上がりエッジ検出回路を使用して、イベントの発生を検出する必要があります。
  • h2f_mpu_standbywfe[3:0]: プロセッサーごとに出力され、プロセッサーがWFEスタンバイモードであるかどうかを示します。Highの場合、プロセッサーはWFEスタンバイモードになっています。
  • h2f_mpu_standbywfi[3:0]: プロセッサーごとに出力され、プロセッサーが割り込み待機 (WFI) スタンバイモードにあるかどうかを示します。ロジックレベルがHighの場合、プロセッサーはWFIスタンバイモードになっています。
図 6.  プラットフォーム・デザイナーのEnable MPU Signals
レベル 2 の表題