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2.3.2.2. HPS to FPGA User Clocks
Enable HPS-to-FPGA User0 clockまたはEnable HPS-to-FPGA User1 clockオプションをオンにすると、FPGAに入る使用可能な2つのHPS PLL出力のうち1つがイネーブルされます。ユーザークロックは、FPGA内でインスタンス化するロジックに接続することができます。HPS-to-FPGAユーザークロックをイネーブルすると、クロック周波数フィールドには、ユーザークロックのデフォルトの最大周波数が、選択したデバイスのスピードグレードに基づいて表示されます。ユーザークロックは、手動でオーバーライドして、ペリフェラルPLLまたはメインPLLから駆動できます。