インテル® Agilex™ ハード・プロセッサー・システム・コンポーネント・リファレンス・マニュアル

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ID 683581
日付 8/05/2021
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ドキュメント目次
ドキュメント目次 x
1. インテル® Agilex™ ハード・プロセッサー・システム・コンポーネントの概要 2. インテル® Agilex™ ハード・プロセッサー・システム・コンポーネントのコンフィグレーション
1. インテル® Agilex™ ハード・プロセッサー・システム・コンポーネントの概要 x
1.1. Cortex*-A53 MPCore* プロセッサー 1.2. CoreSight* デバッグ・コンポーネント 1.3. インターコネクト 1.4. FPGAブリッジ 1.5. メモリー・コントローラー 1.6. サポート・ペリフェラル 1.7. HPSコンポーネントの概要の改訂履歴
1.6. サポート・ペリフェラル x
1.6.1. インターフェイス・ペリフェラル 1.6.2. オンチップメモリー
2. インテル® Agilex™ ハード・プロセッサー・システム・コンポーネントのコンフィグレーション x
2.1. HPSコンポーネントのパラメーター化 2.2. FPGA Interfaces 2.3. HPS Clocks and Resets 2.4. HPS EMIF 2.5. I/O Delays 2.6. Pin MUX and Peripherals 2.7. HPSコンポーネントの生成およびコンパイル 2.8. アドレス・スパン・エクステンダー・コンポーネントの使用 2.9. HPSコンポーネントのコンフィグレーションの改訂履歴
2.2. FPGA Interfaces x
2.2.1. General Interfaces 2.2.2. HPS-FPGA AXI Bridges 2.2.3. HPS Boot Source 2.2.4. DMA Controller Interface 2.2.5. Interrupts
2.2.1. General Interfaces x
2.2.1.1. Enable MPU Standby and Event Interfaces 2.2.1.2. Enable General Purpose Signals 2.2.1.3. Enable Debug APB Interface 2.2.1.4. Enable System Trace Macrocell (STM) Hardware Events 2.2.1.5. Enable FPGA Cross Trigger Interface 2.2.1.6. Enable DDR Arm* Trace Bus (ATB)
2.2.2. HPS-FPGA AXI Bridges x
2.2.2.1. FPGA-to-HPS Slave Interface 2.2.2.2. HPS to FPGA AXI-4 Master Interface 2.2.2.3. Lightweight HPS to FPGA Master Interface
2.2.5. Interrupts x
2.2.5.1. FPGA-to-HPS 2.2.5.2. HPS-to-FPGA
2.3. HPS Clocks and Resets x
2.3.1. Input Clocks 2.3.2. Internal Clocks and Output Clocks 2.3.3. リセット
2.3.1. Input Clocks x
2.3.1.1. External Clock Source 2.3.1.2. FPGA-to-HPS Clocks Source 2.3.1.3. Peripheral FPGA Clocks
2.3.2. Internal Clocks and Output Clocks x
2.3.2.1. Main PLL Output Clocks – Desired Frequencies 2.3.2.2. HPS to FPGA User Clocks 2.3.2.3. HPS Peripheral Clocks – Desired Frequencies 2.3.2.4. Clock Sources 2.3.2.5. PLL Report
2.6. Pin MUX and Peripherals x
2.6.1. Pin Mux GUI 2.6.2. Pin Mux Report 2.6.3. EMAC ptp Interface
2.6.1. Pin Mux GUI x
2.6.1.1. Auto-Place IP 2.6.1.2. Advanced
1. インテル® Agilex™ ハード・プロセッサー・システム・コンポーネントの概要
2. インテル® Agilex™ ハード・プロセッサー・システム・コンポーネントのコンフィグレーション

2.5. I/O Delays

I/O Delaysタブは、HPSコンポーネントのに5つあるタブの2番目のタブです。これにより、48個のHPS専用I/Oピンのいずれかの入力または出力にオプションの遅延チェーンを追加することができます。各ドロップダウンでは、対応するI/Oピンに対するオプションを次の中から選択できます。
  • Zero_chain_dly: 入力または出力信号が遅延チェーンをバイパスします。
  • Chain_dly: 入力または出力信号が最小遅延チェーンパスを通過します。
  • One_chain_dly to thirty_chain_dly: 入力または出力信号が、最小遅延チェーンパスのほかに、1から30のチェーン遅延を通過します。
図 23.  プラットフォーム・デザイナーのI/O Delays
図 24. 3-Chain-Delayの例

遅延タイミングの詳細については、インテル Agilexデバイス・データシート を参照してください。

関連情報
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