FタイルJESD204C インテル® FPGA IPデザイン例のユーザー ガイド

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ID 691269
日付 9/27/2022
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ドキュメント目次
ドキュメント目次 x
1. F-Tile Ethernet Intel® FPGA IPデザイン例のユーザー ガイドについて 2. F-Tile Ethernet Intel® FPGA IP デザイン例のクイック・スタート・ガイド 3. F-Tile Ethernetデザイン例の詳細な説明 4. Intel® FPGA IP エンベデッド・メモリー のユーザーガイド改訂履歴
2. F-Tile Ethernet Intel® FPGA IP デザイン例のクイック・スタート・ガイド x
2.1. デザイン例のブロック図 2.2. ハードウェアおよびソフトウェア要件 2.3. デザインの生成 2.4. デザイン例のテストベンチのシミュレーション 2.5. デザイン例のコンパイル 2.6. デザインのコンパイルとテスト
2.3. デザインの生成 x
2.3.1. デザイン例のパラメーター 2.3.2. ディレクトリ構造
3. F-Tile Ethernetデザイン例の詳細な説明 x
3.1. システム・コンポーネント 3.2. F-Tile Ethernet デザイン例のクロックとリセット 3.3. デザイン例のバリアント 3.4. F-Tile Ethernet コントロール・レジスターのデザイン例 3.5. System Consoleのコントロール・デザイン例のハードウェア・テスト
3.1. システム・コンポーネント x
3.1.1. JTAG to Avalon® Master Bridge 3.1.2. パラレル I/O（PIO） 3.1.3. SPI Master 3.1.4. IOPLL 3.1.5. SYSREF Generator 3.1.6. リセットシーケンス 3.1.7. 3-Wire SPI 3.1.8. システムPLL 3.1.9. パターン・ジェネレーターとチェッカ 3.1.10. F タイル JESD204C TX および RX IP
3.5. System Consoleのコントロール・デザイン例のハードウェア・テスト x
3.5.1. ボード接続
1. F-Tile Ethernet Intel® FPGA IPデザイン例のユーザー ガイドについて
2. F-Tile Ethernet Intel® FPGA IP デザイン例のクイック・スタート・ガイド
3. F-Tile Ethernetデザイン例の詳細な説明
4. Intel® FPGA IP エンベデッド・メモリー のユーザーガイド改訂履歴

3.1.8. システムPLL

F タイルには 3 つのオンボードシステムPLLがあります。これらのシステムPLL は、ハード IP (MAC、PCS、および FEC) および EMIB クロッシングのプライマリ・クロック・ソースです。これは、システムPLLクロッキング・モードを使用する場合、ブロックは PMA クロックによってクロックされず、FPGA コアからのクロックに依存しないことを意味します。各システムPLL は、1 つの周波数インターフェイスに関連付けられたクロックのみを生成します。たとえば、1つのインターフェイスを 1 GHz で実行し、1つのインターフェイスを 500 MHz で実行するには、2 つのシステムPLL が必要です。システムPLL を使用すると、レーンクロックの変更が隣接レーンに影響を与えることなく、すべてのレーンを個別に使用できます。

各システムPLL は、8 つの FGT 基準クロックのいずれかを使用できます。システムPLL は、基準クロックを共有することも、異なる基準クロックを持つこともできます。各インターフェイスは使用するシステムPLL を選択できますが、一度選択すると固定され、動的再構成を使用して再構成することはできません。

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レベル 2 の表題