FタイルJESD204C インテル® FPGA IPデザイン例のユーザー ガイド

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ID 691269
日付 9/27/2022
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ドキュメント目次
ドキュメント目次 x
1. F-Tile Ethernet Intel® FPGA IPデザイン例のユーザー ガイドについて 2. F-Tile Ethernet Intel® FPGA IP デザイン例のクイック・スタート・ガイド 3. F-Tile Ethernetデザイン例の詳細な説明 4. Intel® FPGA IP エンベデッド・メモリー のユーザーガイド改訂履歴
2. F-Tile Ethernet Intel® FPGA IP デザイン例のクイック・スタート・ガイド x
2.1. デザイン例のブロック図 2.2. ハードウェアおよびソフトウェア要件 2.3. デザインの生成 2.4. デザイン例のテストベンチのシミュレーション 2.5. デザイン例のコンパイル 2.6. デザインのコンパイルとテスト
2.3. デザインの生成 x
2.3.1. デザイン例のパラメーター 2.3.2. ディレクトリ構造
3. F-Tile Ethernetデザイン例の詳細な説明 x
3.1. システム・コンポーネント 3.2. F-Tile Ethernet デザイン例のクロックとリセット 3.3. デザイン例のバリアント 3.4. F-Tile Ethernet コントロール・レジスターのデザイン例 3.5. System Consoleのコントロール・デザイン例のハードウェア・テスト
3.1. システム・コンポーネント x
3.1.1. JTAG to Avalon® Master Bridge 3.1.2. パラレル I/O（PIO） 3.1.3. SPI Master 3.1.4. IOPLL 3.1.5. SYSREF Generator 3.1.6. リセットシーケンス 3.1.7. 3-Wire SPI 3.1.8. システムPLL 3.1.9. パターン・ジェネレーターとチェッカ 3.1.10. F タイル JESD204C TX および RX IP
3.5. System Consoleのコントロール・デザイン例のハードウェア・テスト x
3.5.1. ボード接続
1. F-Tile Ethernet Intel® FPGA IPデザイン例のユーザー ガイドについて
2. F-Tile Ethernet Intel® FPGA IP デザイン例のクイック・スタート・ガイド
3. F-Tile Ethernetデザイン例の詳細な説明
4. Intel® FPGA IP エンベデッド・メモリー のユーザーガイド改訂履歴

2.3.1. デザイン例のパラメーター

F-Tile Ethernet Intel® FPGA IPパラメーター・エディターには、デザイン例を生成する前に特定のパラメーターを指定するためのExample Designタブが含まれています。
表 6.  Example Designタブのパラメーター
パラメーター オプション 概要
Select Design
  • System Console Control
  • None
 System Consoleコントロールを選択して、System Consoleを介してデザイン例のデータパスにアクセスします。
Simulation ON、OFF IP をオンにして、デザイン例のシミュレーションに必要なファイルを生成します。
Synthesis ON、OFF IP をオンにして、必要なファイルを生成します。 インテル® Quartus® Prime コンパイルとハードウェアのデモンストレーション。
HDL format (シミュレーション用)
  • Verilog
  • VDHL
 シミュレーション用の RTL ファイルの HDL 形式を選択します。
HDL format (合成用) Verilog only 合成用の RTL ファイルの HDL 形式を選択します。
Generate 3-wire SPI module ON、OFF

オンにすると、4 線式ではなく 3 線式 SPI インターフェースがイネーブルなります。
Sysref mode
  • One-shot
  • Periodic
  • Gapped periodic

必要かどうかを選択します。 SYSREFデザイン要件とタイミングの柔軟性に基づいて、ワンショット・パルス・モード、周期的、またはギャップ付き周期に調整できます。

  • One-shot—イネーブルするには、このオプションを選択して、SYSREF ワンショット・パルス・モードになります。sysref_ctrl[17]レジスタービットの値は 0 です。IP リセットがデアサートされた後、sysref_ctrl[17]レジスターの値を0から1に変更し、次に 0 に変更してワンショット SYSREF パルスを生成します。
  • Periodic— 周期モードのSYSREFでは、50:50 のデューティサイクルがあります。SYSREF 期間は E*SYSREF_MULP です。
  • Gapped periodic—SYSREFは1リンククロックサイクルの粒度のプログラム可能なデューティサイクルがあります。 SYSREF 期間は E*SYSREF_MULP です。範囲外のデューティサイクル設定の場合、 SYSREF 生成ブロックは、50:50 のデューティサイクルを自動的に推論する必要があります。
を参照してください。 SYSREF 期間の詳細については、SYSREF ジェネレーターのセクションを参照してください。 。
Select board
  • None
  • Agilex I-Series Transceiver-SoC Development Kit
 デザイン例のボードを選択します。
  • なし—このオプションは、デザイン例のハードウェアの側面を除外します。すべてのピン割り当ては仮想ピンに設定されます。
  • Agilex I シリーズ・トランシーバー SoC 開発キット—このオプションは、この開発キットのデバイスと一致するプロジェクトのターゲット デバイスを自動的に選択します。ボードリビジョンのデフォルト・ターゲット・デバイスのグレードが異なる場合は、以下のChange Target Deviceパラメーターでターゲットデバイスを変更できます。
Test Pattern
  • PRBS-7
  • PRBS-9
  • PRBS-15
  • PRBS-23
  • ランプ
 パターン・ジェネレーターとチェッカー テスト パターンを選択します。
  • Pattern Generator—データサンプルごとの JESD204C サポート PRBS パターン ジェネレータ。これは、データの幅が N+CS オプションであることを意味します。 PRBS パターン・ジェネレーターとチェッカーは、テスト用のデータサンプル スティミュラスを作成するのに役立ちますが、ADC/DAC コンバーターの PRBS テスト モードとは互換性がありません。
  • Ramp Pattern Generator—JESD204C リンク層は正常に動作しますが、トランスポートは次にディセーブルなり、フォーマッタからの入力は無視されます。各レーンは、0x00 から 0xFF までインクリメントしてから繰り返す同一のオクテットストリームを送信します。 prbs_test_ctl でランプ・パターン・テストをイネーブルします。
  • PRBS Pattern Checker—JESD204C PRBS スクランブラーは自己同期であり、IP コアがリンクアップをデコードできる場合、スクランブリング・シードは既に同期されていると予想されます。 PRBS スクランブリング・シードは、自己初期化に 8 オクテットかかります。
  • Ramp Pattern Checker—JESD204C スクランブリングは自己同期であり、IP コアがリンクアップをデコードできる場合、スクランブリング・シードは既に同期されていると予想されます。最初の有効なオクテットがランプ初期値としてロードされます。後続のデータは 0xFF までインクリメントし、0x00 までロールオーバーする必要があります。ランプパターンチェッカーは、すべてのレーンで同一のパターンをチェックする必要があります。
Enable Command Channel ON、OFF コマンド チャネル パターンを選択します。
関連情報
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