FタイルJESD204C インテル® FPGA IPデザイン例のユーザー ガイド

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ID 691269
日付 9/27/2022
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ドキュメント目次
ドキュメント目次 x
1. F-Tile Ethernet Intel® FPGA IPデザイン例のユーザー ガイドについて 2. F-Tile Ethernet Intel® FPGA IP デザイン例のクイック・スタート・ガイド 3. F-Tile Ethernetデザイン例の詳細な説明 4. Intel® FPGA IP エンベデッド・メモリー のユーザーガイド改訂履歴
2. F-Tile Ethernet Intel® FPGA IP デザイン例のクイック・スタート・ガイド x
2.1. デザイン例のブロック図 2.2. ハードウェアおよびソフトウェア要件 2.3. デザインの生成 2.4. デザイン例のテストベンチのシミュレーション 2.5. デザイン例のコンパイル 2.6. デザインのコンパイルとテスト
2.3. デザインの生成 x
2.3.1. デザイン例のパラメーター 2.3.2. ディレクトリ構造
3. F-Tile Ethernetデザイン例の詳細な説明 x
3.1. システム・コンポーネント 3.2. F-Tile Ethernet デザイン例のクロックとリセット 3.3. デザイン例のバリアント 3.4. F-Tile Ethernet コントロール・レジスターのデザイン例 3.5. System Consoleのコントロール・デザイン例のハードウェア・テスト
3.1. システム・コンポーネント x
3.1.1. JTAG to Avalon® Master Bridge 3.1.2. パラレル I/O（PIO） 3.1.3. SPI Master 3.1.4. IOPLL 3.1.5. SYSREF Generator 3.1.6. リセットシーケンス 3.1.7. 3-Wire SPI 3.1.8. システムPLL 3.1.9. パターン・ジェネレーターとチェッカ 3.1.10. F タイル JESD204C TX および RX IP
3.5. System Consoleのコントロール・デザイン例のハードウェア・テスト x
3.5.1. ボード接続
1. F-Tile Ethernet Intel® FPGA IPデザイン例のユーザー ガイドについて
2. F-Tile Ethernet Intel® FPGA IP デザイン例のクイック・スタート・ガイド
3. F-Tile Ethernetデザイン例の詳細な説明
4. Intel® FPGA IP エンベデッド・メモリー のユーザーガイド改訂履歴

3.2. F-Tile Ethernet デザイン例のクロックとリセット

F-Tile Ethernet デザイン例には、クロック信号とリセット信号のセットがあります。
表 14.  デザイン例のバリアント
クロック信号 入力/出力 説明
mgmt_clk 入力 周波数 100 MHz の LVDS 差動クロック。
refclk_xcvr 入力 データレートの周波数/係数 33 のトランシーバー基準クロック。
refclk_core 入力 refclk_xcvrと同じ周波数のコア基準クロック。
in_sysref 入力 SYSREF 信号。

最大 SYSREF 周波数はデータレート/(66x32xE) です。

sysref_out 出力

txlink_clk

rxlink_clk

内部クロック データレート/66 の周波数の TX および RX リンククロック。

txframe_clk

rxframe_clk

内内部クロック
  • データレート/33 (FCLK_MULP=2) の周波数の TX および RX フレームクロック
  • データレート/66 の周波数の TX および RX フレームクロック (FCLK_MULP=1)

tx_fclk

rx_fclk

内部クロック
  • データレート/66 (FCLK_MULP=2) の周波数の TX および RX 位相クロック
  • FCLK_MULP=1 の場合、TX および RX フェーズ クロックは常に High (1'b1) です。
spi_SCLK 出力 周波数が 20 MHz の SPI ボーレートクロック。

デザイン例を FPGA デバイスにロードすると、内部 ninit_done イベントにより、JTAG が Avalon® マスター ブリッジは、他のすべてのブロックと同様にリセットされます。

SYSREFジェネレーターには、txlink_clkおよび rxlink_clkクロックに意図的な非同期関係を挿入するための独立したリセットがあります。この方法は、外部クロックチップからのSYSREF信号をより包括的にエミュレートします。

表 15.  デザイン例のリセット
リセット信号 入力/出力 説明
global_rst_n 入力 JTAG to Avalon® Master bridgを除くすべてのブロックのプッシュ ボタン グローバル リセット。
ninit_done 内部クロック JTAG to Avalon® Master bridgeのリセットリリース IP からの出力。
edctl_rst_n 内部クロック ED コントロール・ブロックは JTAG によってリセットされ、 Avalon® マスターブリッジ。の hw_rstとglobal_rst_n ポートは ED コントロール・ブロックをリセットしません。
hw_rst 内部クロック ED コントロール・ブロックのrst_ctlレジスターに書き込むことにより、hw_rst をアサートおよびデアサートします。mgmt_rst_in_n は、hw_rstがアサートされるとアサートします。
mgmt_rst_in_n 内部クロック さまざまな IP の Avalon® メモリー・マップド・インターフェイスとリセット・シーケンサーの入力のリセット:
  • reconfig_xcvr_reset for F-Tile Ethernet IP duplex Native PHY
  • spi_rst_n for SPI master
  • pio_rst_n for PIO status and control
  • reset_in0 port of reset sequencer 0 and 1

global_rst_n、hw_rst、またはedctl_rst_nポートは、mgmt_rst_in_n でリセットをアサートします。.

sysref_rst_n 内部クロック リセットシーケンサー 0 のreset_out2ポートを使用して、ED 制御ブロックのSYSREFジェネレーター・ブロックをリセットします。 リセットシーケンサー 0 の reset_out2ポートは、コア PLL がロックされている場合にリセットをディアサートします。
core_pll_rst 内部クロック リセットシーケンサー 0 のreset_out0ポートを介してコア PLL をリセットします。mgmt_rst_in_nリセットがアサートされると、コア PLL がリセットされます。
j204c_tx_avs_rst_n 内部クロック リセットシーケンサー 0 を介してF-Tile Ethernet TX Avalon® メモリーマップド・インターフェイスをリセットします。mgmt_rst_in_nがアサートされると、TX Avalon® メモリーマップド・インターフェイスがアサートされます。
j204c_rx_avs_rst_n 内部クロック リセットシーケンサー 1 を介してF-Tile Ethernet TX Avalon® メモリーマップド・インターフェイス をリセットします。mgmt_rst_in_nがアサートされると、RX がアサートされます。
j204c_tx_rst_n 内部クロック txlink_clkおよびtxframe_clkドメインのF-Tile Ethernet TX リンクおよびトランスポート層をリセットします。リセットシーケンサー 0 の reset_out5 ポートは、j204c_tx_rst_nをリセットします。コア PLL がロックされ、j204c_tx_rst_ack_n信号がアサートされると、このリセットはアサート解除されます。
j204c_rx_rst_n 内部クロック rxlink_clk、およびrxframe_clkドメインのF-Tile Ethernet RX リンクおよびトランスポート層をリセットします。

リセットシーケンサー 1 の reset_out4ポートは、j204c_rx_rst_n をリセットします。 コア PLL がロックされ、j204c_rx_rst_n信号がアサートされると、このリセットはアサート解除されます。

j204c_tx_rst_ack_n 内部クロック j204c_tx_rst_nでハンドシェイク信号をリセットします。
j204c_rx_rst_ack_n 内部クロック j204c_rx_rst_nでハンドシェイク信号をリセットします。
図 9. デザイン例のリセットのタイミング図
レベル 2 の表題