FタイルJESD204C インテル® FPGA IPデザイン例のユーザー ガイド

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ID 691269
日付 9/27/2022
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ドキュメント目次
ドキュメント目次 x
1. F-Tile Ethernet Intel® FPGA IPデザイン例のユーザー ガイドについて 2. F-Tile Ethernet Intel® FPGA IP デザイン例のクイック・スタート・ガイド 3. F-Tile Ethernetデザイン例の詳細な説明 4. Intel® FPGA IP エンベデッド・メモリー のユーザーガイド改訂履歴
2. F-Tile Ethernet Intel® FPGA IP デザイン例のクイック・スタート・ガイド x
2.1. デザイン例のブロック図 2.2. ハードウェアおよびソフトウェア要件 2.3. デザインの生成 2.4. デザイン例のテストベンチのシミュレーション 2.5. デザイン例のコンパイル 2.6. デザインのコンパイルとテスト
2.3. デザインの生成 x
2.3.1. デザイン例のパラメーター 2.3.2. ディレクトリ構造
3. F-Tile Ethernetデザイン例の詳細な説明 x
3.1. システム・コンポーネント 3.2. F-Tile Ethernet デザイン例のクロックとリセット 3.3. デザイン例のバリアント 3.4. F-Tile Ethernet コントロール・レジスターのデザイン例 3.5. System Consoleのコントロール・デザイン例のハードウェア・テスト
3.1. システム・コンポーネント x
3.1.1. JTAG to Avalon® Master Bridge 3.1.2. パラレル I/O（PIO） 3.1.3. SPI Master 3.1.4. IOPLL 3.1.5. SYSREF Generator 3.1.6. リセットシーケンス 3.1.7. 3-Wire SPI 3.1.8. システムPLL 3.1.9. パターン・ジェネレーターとチェッカ 3.1.10. F タイル JESD204C TX および RX IP
3.5. System Consoleのコントロール・デザイン例のハードウェア・テスト x
3.5.1. ボード接続
1. F-Tile Ethernet Intel® FPGA IPデザイン例のユーザー ガイドについて
2. F-Tile Ethernet Intel® FPGA IP デザイン例のクイック・スタート・ガイド
3. F-Tile Ethernetデザイン例の詳細な説明
4. Intel® FPGA IP エンベデッド・メモリー のユーザーガイド改訂履歴

2.3. デザインの生成

IP パラメーター・エディターからデザイン例を生成するには、次のようにします。

  1. Intel® Agilex™ デバイスファミリーをターゲットとするプロジェクトを作成し、目的のデバイスを選択します。
  2. IP カタログでは、Tools > IP Catalog、 F-Tile Ethernet Intel® FPGA IP を選択します。
  3. カスタムIPバリエーションのトップレベル名を指定します。OKをクリックします。IP生成ウィンドウを閉じます。パラメーター・エディターによって、トップレベルの .ip ファイルが現在のプロジェクトに自動で追加されます。.ip ファイルをプロジェクトに手動で追加するよう求められたら、Project > Add/Remove Files in Projectの順にクリックして、ファイルを追加します。
  4. Example Designタブで、Design Example Parametersの説明に従ってデザイン例のパラメーターを指定します。
  5. Generate Example Designをクリックします。
ソフトウェアは、すべてのデザインファイルをサブディレクトリーに生成します。 これらのファイルは、シミュレーションとコンパイルを実行するために必要です。

セクションの内容
デザイン例のパラメーター
ディレクトリ構造

レベル 2 の表題