FタイルJESD204C インテル® FPGA IPデザイン例のユーザー ガイド

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ID 691269
日付 9/27/2022
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ドキュメント目次
ドキュメント目次 x
1. F-Tile Ethernet Intel® FPGA IPデザイン例のユーザー ガイドについて 2. F-Tile Ethernet Intel® FPGA IP デザイン例のクイック・スタート・ガイド 3. F-Tile Ethernetデザイン例の詳細な説明 4. Intel® FPGA IP エンベデッド・メモリー のユーザーガイド改訂履歴
2. F-Tile Ethernet Intel® FPGA IP デザイン例のクイック・スタート・ガイド x
2.1. デザイン例のブロック図 2.2. ハードウェアおよびソフトウェア要件 2.3. デザインの生成 2.4. デザイン例のテストベンチのシミュレーション 2.5. デザイン例のコンパイル 2.6. デザインのコンパイルとテスト
2.3. デザインの生成 x
2.3.1. デザイン例のパラメーター 2.3.2. ディレクトリ構造
3. F-Tile Ethernetデザイン例の詳細な説明 x
3.1. システム・コンポーネント 3.2. F-Tile Ethernet デザイン例のクロックとリセット 3.3. デザイン例のバリアント 3.4. F-Tile Ethernet コントロール・レジスターのデザイン例 3.5. System Consoleのコントロール・デザイン例のハードウェア・テスト
3.1. システム・コンポーネント x
3.1.1. JTAG to Avalon® Master Bridge 3.1.2. パラレル I/O（PIO） 3.1.3. SPI Master 3.1.4. IOPLL 3.1.5. SYSREF Generator 3.1.6. リセットシーケンス 3.1.7. 3-Wire SPI 3.1.8. システムPLL 3.1.9. パターン・ジェネレーターとチェッカ 3.1.10. F タイル JESD204C TX および RX IP
3.5. System Consoleのコントロール・デザイン例のハードウェア・テスト x
3.5.1. ボード接続
1. F-Tile Ethernet Intel® FPGA IPデザイン例のユーザー ガイドについて
2. F-Tile Ethernet Intel® FPGA IP デザイン例のクイック・スタート・ガイド
3. F-Tile Ethernetデザイン例の詳細な説明
4. Intel® FPGA IP エンベデッド・メモリー のユーザーガイド改訂履歴

3.3. デザイン例のバリアント

表 16.  AXIインターフェイス信号
信号 入力/出力 説明
Clocks and Resets
mgmt_clk Input システム管理用の 100 MHz クロック。
refclk_xcvr Input F タイル UX QUAD およびシステムPLL の基準クロック。 33 のデータレート/係数に相当します。
refclk_core Input コア PLL 基準クロック。と同じクロック周波数を適用 refclk_xcvr.
in_sysref Input

JESD204C サブクラス 1 実装用の外部 SYSREF ジェネレーターからのSYSREF信号。

sysref_out 出力

デザイン・サンプル・リンクの初期化のみを目的として FPGA デバイスによって生成される JESD204C サブクラス 1 実装のSYSREF信号。

信号 入力/出力 説明
SPI
1|2|0 出力 アクティブ Low、SPI スレーブ選択信号。
spi_SCLK 出力 SPIシリアルクロック
spi_sdio
注: Generate 3-Wire SPI Module オプションがイネーブルされているとき。
入力/出力

マスターから外部スレーブにデータを出力します。外部スレーブからマスターへデータを入力します。
SPI_miso
注: Generate 3-Wire SPI Module オプションがイネーブルされていないとき。
Input

外部スレーブから SPI マスターへの入力データ。
SPI_mosi
注: Generate 3-Wire SPI Module オプションがイネーブルされていないとき。
出力

マスターからの出力データをスレーブへ入力します。
信号 入力/出力 説明
ADC/DAC
tx_serial_data[LINK*L-1:0] 出力

DACへの差動高速シリアル出力データ。クロックはシリアル・データ・ストリームに埋め込まれています。
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0] 入力 差動高速シリアル入力データ。クロックはシリアル・データ・ストリームから回復されます。
rx_serial_data_n[LINK*L-1:0]
信号 入力/出力 説明
General Purpose I/O
user_led[3:0] 出力

次の条件のステータスを示します。

  • [0]: SPI プログラミング完了
  • [1]: 送信リンクエラー
  • [2]: RX リンクエラー
  • [3]: Avalon® ストリーミング・データのパターンチェッカーエラー
user_dip[3:0] 入力

ユーザーモードDIPスイッチ入力:

  • [0]: 内部シリアル・ループバック・イネーブル
  • [1]: FPGA 生成されたSYSREFイネーブル
  • [3:2]: Reserved

信号

入力/出力

説明
Out-of-band (OOB) and Status
rx_patchk_data_error[LINK-1:0]

出力

この信号がアサートされると、パターンチェッカーがエラーを検出したことを示します。
rx_link_error[LINK-1:0]

出力

この信号がアサートされると、JESD204C RX IP が割り込みをアサートしたことを示します。
tx_link_error[LINK-1:0]

出力

この信号がアサートされると、JESD204C TX IP が割り込みをアサートしたことを示します。
emb_lock_out

出力

この信号がアサートされると、JESD204C RX IP が EMB ロックを達成したことを示します。
sh_lock_out

出力

この信号がアサートされると、JESD204C RX IP 同期ヘッダーがロックされていることを示します。

信号

入力/出力

説明
Avalon Streaming
rx_avst_valid[LINK-1:0]

入力

アプリケーション層へのコンバーター・サンプル・データが有効か無効かを示します。

  • 0—データが無効である
  • 1—データが有効である
rx_avst_data[(TOTAL_SAMPLE*N)-1:0]

入力

サンプルデータをアプリケーション層に変換します。
レベル 2 の表題