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2.6. デザインのコンパイルとテスト
F-Tile Ethernet Intel® FPGA IP パラメーター・エディターを使用すると、ターゲット開発キットでデザイン例を実行できます。
以下のステップに従って、ハードウェア・デザインをコンパイルし、ターゲット・ボードにダウンロードします。
- インテル® Quartus® Prime ソフトウェアを起動し、デザインをコンパイルします (処理 > コンパイルを開始）。
デザイン例とデザイン・コンポーネントのタイミング制約とピン割り当ては、デザイン例のコンパイル中に自動的に読み込まれます。
- USB ケーブルをオンボードに接続して、開発ボードをホスト コンピュータに接続します。 インテル® FPGAダウンロード・ケーブル II コンポーネントまたは外部 インテル® FPGAダウンロード・ケーブル II モジュールを外部 JTAG コネクタに接続します。
- 開発ボードに含まれているClock Controlアプリケーションを起動し、選択したデータレートに従ってクロック設定を設定します。
表 8. クロック設定 クロック名 クロック周波数 refclk_xcvr IP パラメーター・エディタでトランシーバ PLL 基準クロックの周波数を選択します。 refclk_core IP パラメーター・エディターでコア PLL 基準クロックの周波数を選択します。 mgmt_clk 100 MHz 図 6. クロック制御 GUI 設定この例では、インテル Agilex I シリーズ・トランシーバー SoC 開発キットを使用して、F タイル デバイスで 24.33024 Gbps で実行されるデザイン例のクロック制御 GUI 設定を示します。注:- ハードウェア・テスト用に入力 0 を選択するには、MUX_DIP_SW0 と MUX_DIP_SW1 をグランドに設定します。
- Si5391-A の場合、クロック周波数計算の問題を回避するために、OUT0 を OUT1 と同じに設定します。詳細については、 インテル® Agilex™ I シリーズ FPGA および SoC FPGA の Web サイトを参照してください。
- Agilex I シリーズ・トランシーバー SoC 開発キット (F タイル) をターゲットとするデザインの外部ループバック テストを実行する場合は、FMC+ コネクタに FMC+ ループバック モジュールを接続します。
- インテル® Quartus® Prime Programmer を使用して生成されたプログラミング・ファイル (.sof ファイル)を設定します。
Tcl スクリプトを使用してハードウェア・テストを実行するには、 System Consoleコントロール・デザイン例のハードウェア・テストのセクションを参照してください。