FタイルJESD204C インテル® FPGA IPデザイン例のユーザー ガイド

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ID 691269
日付 9/27/2022
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ドキュメント目次
ドキュメント目次 x
1. F-Tile Ethernet Intel® FPGA IPデザイン例のユーザー ガイドについて 2. F-Tile Ethernet Intel® FPGA IP デザイン例のクイック・スタート・ガイド 3. F-Tile Ethernetデザイン例の詳細な説明 4. Intel® FPGA IP エンベデッド・メモリー のユーザーガイド改訂履歴
2. F-Tile Ethernet Intel® FPGA IP デザイン例のクイック・スタート・ガイド x
2.1. デザイン例のブロック図 2.2. ハードウェアおよびソフトウェア要件 2.3. デザインの生成 2.4. デザイン例のテストベンチのシミュレーション 2.5. デザイン例のコンパイル 2.6. デザインのコンパイルとテスト
2.3. デザインの生成 x
2.3.1. デザイン例のパラメーター 2.3.2. ディレクトリ構造
3. F-Tile Ethernetデザイン例の詳細な説明 x
3.1. システム・コンポーネント 3.2. F-Tile Ethernet デザイン例のクロックとリセット 3.3. デザイン例のバリアント 3.4. F-Tile Ethernet コントロール・レジスターのデザイン例 3.5. System Consoleのコントロール・デザイン例のハードウェア・テスト
3.1. システム・コンポーネント x
3.1.1. JTAG to Avalon® Master Bridge 3.1.2. パラレル I/O（PIO） 3.1.3. SPI Master 3.1.4. IOPLL 3.1.5. SYSREF Generator 3.1.6. リセットシーケンス 3.1.7. 3-Wire SPI 3.1.8. システムPLL 3.1.9. パターン・ジェネレーターとチェッカ 3.1.10. F タイル JESD204C TX および RX IP
3.5. System Consoleのコントロール・デザイン例のハードウェア・テスト x
3.5.1. ボード接続
1. F-Tile Ethernet Intel® FPGA IPデザイン例のユーザー ガイドについて
2. F-Tile Ethernet Intel® FPGA IP デザイン例のクイック・スタート・ガイド
3. F-Tile Ethernetデザイン例の詳細な説明
4. Intel® FPGA IP エンベデッド・メモリー のユーザーガイド改訂履歴

2.1. デザイン例のブロック図

図 2. シーケンサー・コアの上位レベルのブロック図

このデザイン例は、以下のステップから構成されています。

  • プラットフォーム・デザイナー システム
    • F-Tile Ethernet Intel® FPGA IP
    • JTAG から Avalon マスターへのブリッジ
    • パラレル I/O (PIO) コントローラー
    • シリアル・ポート・インターフェイス (SPI) — マスターモジュール
    • IOPLL
    • SYSREF ジェネレーター
    • サンプルデザイン (ED) コントロール CSR
    • シーケンサーのリセット
  • システムPLL
  • パターン・ジェネレーター
  • パターンチェッカー
表 5.  デザイン例のバリアント
コンポーネント 詳細
プラットフォーム・デザイナーシステム プラットフォーム・デザイナー システムはF-Tile Ethernet IP データパスとサポートする周辺機器をインスタンス化します。
F-Tile Ethernet Intel® FPGA IP この プラットフォーム・デザイナー サブシステムにはデュプレックス PHY と共にインスタンス化された TX と RX F-Tile Ethernet IPが含まれます。
JTAG to Avalon Master Bridge このブリッジは、JTAG インターフェイスを介して、デザイン内のメモリーマップド IP へのSystem Consoleホスト・アクセスを提供します。
Parallel I/O (PIO) controller このコントローラーは、汎用 I/O ポートをサンプリングおよび駆動するためのメモリー・マップト・インターフェイスを提供します。
SPI master このモジュールは、コンバーター側の SPI インターフェイスへのコンフィグレーション・データのシリアル転送を処理します。
SYSREF generator SYSREF ジェネレーターはリンククロックを基準クロックとして使用し、SYSREF のパルス F-Tile Ethernet IPを生成します。
注: このデザイン例では、SYSREF ジェネレーターを使用して、デュプレックス F-Tile Ethernet IP リンクの初期化を示します。F-Tile Ethernet サブクラス 1 システム・レベル・アプリケーションでは、デバイス クロックと同じソースから SYSREF を生成する必要があります。
IOPLL このデザイン例では、IOPLL を使用して、データをF-Tile Ethernet IP に送信するためのユーザー クロックを生成します。
ED コントロール CSR このモジュールは、 SYSREF 検出制御とステータス、およびテストパターン制御とステータスを提供します。
Reset sequencers このデザイン例は、2 つのリセット・シーケンサーで構成されています。
  • Reset Sequence 0—TX/RX Avalon® ストリーミング ドメイン、 Avalon® メモリーマップドドメイン、コア PLL、TX PHY、TX コア、および SYSREF ジェネレーターへのリセットを処理します 。
  • リセットシーケンス 1—RX PHY および RX コアへのリセットを処理します。
システムPLL F タイルのハード IP および EMIB クロッシングのプライマリ・クロック・ソース。
パターン・ジェネレーター パターン・ジェネレーターは、PRBS またはランプパターンを生成します。
パターンチェッカー パターンチェッカーは、受信した PRBS またはランプパターンを検証し、データサンプルの不一致を検出するとエラー フラグを立てます。
レベル 2 の表題