FタイルJESD204C インテル® FPGA IPデザイン例のユーザー ガイド

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ID 691269
日付 9/27/2022
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ドキュメント目次
ドキュメント目次 x
1. F-Tile Ethernet Intel® FPGA IPデザイン例のユーザー ガイドについて 2. F-Tile Ethernet Intel® FPGA IP デザイン例のクイック・スタート・ガイド 3. F-Tile Ethernetデザイン例の詳細な説明 4. Intel® FPGA IP エンベデッド・メモリー のユーザーガイド改訂履歴
2. F-Tile Ethernet Intel® FPGA IP デザイン例のクイック・スタート・ガイド x
2.1. デザイン例のブロック図 2.2. ハードウェアおよびソフトウェア要件 2.3. デザインの生成 2.4. デザイン例のテストベンチのシミュレーション 2.5. デザイン例のコンパイル 2.6. デザインのコンパイルとテスト
2.3. デザインの生成 x
2.3.1. デザイン例のパラメーター 2.3.2. ディレクトリ構造
3. F-Tile Ethernetデザイン例の詳細な説明 x
3.1. システム・コンポーネント 3.2. F-Tile Ethernet デザイン例のクロックとリセット 3.3. デザイン例のバリアント 3.4. F-Tile Ethernet コントロール・レジスターのデザイン例 3.5. System Consoleのコントロール・デザイン例のハードウェア・テスト
3.1. システム・コンポーネント x
3.1.1. JTAG to Avalon® Master Bridge 3.1.2. パラレル I/O（PIO） 3.1.3. SPI Master 3.1.4. IOPLL 3.1.5. SYSREF Generator 3.1.6. リセットシーケンス 3.1.7. 3-Wire SPI 3.1.8. システムPLL 3.1.9. パターン・ジェネレーターとチェッカ 3.1.10. F タイル JESD204C TX および RX IP
3.5. System Consoleのコントロール・デザイン例のハードウェア・テスト x
3.5.1. ボード接続
1. F-Tile Ethernet Intel® FPGA IPデザイン例のユーザー ガイドについて
2. F-Tile Ethernet Intel® FPGA IP デザイン例のクイック・スタート・ガイド
3. F-Tile Ethernetデザイン例の詳細な説明
4. Intel® FPGA IP エンベデッド・メモリー のユーザーガイド改訂履歴

3.1.2. パラレル I/O（PIO）

Avalon® インターフェイスを備えるPIO (Parallel Input/Output) コアは、 Avalon® Memory-Mapped (-MM) スレーブポートと汎用I/Oポートの間にメモリーマッピングされたインターフェイスを提供します。このI/Oポートは、オンチップのユーザーロジック、またはFPGA外部のデバイスに接続しているI/Oピンのどちらかに接続されます。

図 8. 入力ポート、出力ポート、およびIRQのサポートを備えるPIOコアデフォルトでは、プラットフォーム デザイナー コンポーネントは割り込みサービス ライン (IRQ) をディセーブルします。

PIO I/O ポートは最上位の HDL ファイル (io_status 入力ポートの場合、 io_control 出力ポート用)。

次の表は、開発キットの DIP スイッチおよび LED へのステータスおよび制御 I/O ポートの信号接続を示しています。

表 9.  PIO コア I/O ポート
ポート ビット 信号
Out_port C USER_LED SPI プログラミング完了
31:1 予約済み
In_port C USER_DIP 内部シリアル・ループバックの有効化

オフ = 1

オン = 0
1 USER_DIP FPGA 生成 SYSREF 有効

オフ = 1

オン = 0
31:2 予約済み
レベル 2 の表題