FタイルJESD204C インテル® FPGA IPデザイン例のユーザー ガイド

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ID 691269
日付 9/27/2022
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ドキュメント目次
ドキュメント目次 x
1. F-Tile Ethernet Intel® FPGA IPデザイン例のユーザー ガイドについて 2. F-Tile Ethernet Intel® FPGA IP デザイン例のクイック・スタート・ガイド 3. F-Tile Ethernetデザイン例の詳細な説明 4. Intel® FPGA IP エンベデッド・メモリー のユーザーガイド改訂履歴
2. F-Tile Ethernet Intel® FPGA IP デザイン例のクイック・スタート・ガイド x
2.1. デザイン例のブロック図 2.2. ハードウェアおよびソフトウェア要件 2.3. デザインの生成 2.4. デザイン例のテストベンチのシミュレーション 2.5. デザイン例のコンパイル 2.6. デザインのコンパイルとテスト
2.3. デザインの生成 x
2.3.1. デザイン例のパラメーター 2.3.2. ディレクトリ構造
3. F-Tile Ethernetデザイン例の詳細な説明 x
3.1. システム・コンポーネント 3.2. F-Tile Ethernet デザイン例のクロックとリセット 3.3. デザイン例のバリアント 3.4. F-Tile Ethernet コントロール・レジスターのデザイン例 3.5. System Consoleのコントロール・デザイン例のハードウェア・テスト
3.1. システム・コンポーネント x
3.1.1. JTAG to Avalon® Master Bridge 3.1.2. パラレル I/O（PIO） 3.1.3. SPI Master 3.1.4. IOPLL 3.1.5. SYSREF Generator 3.1.6. リセットシーケンス 3.1.7. 3-Wire SPI 3.1.8. システムPLL 3.1.9. パターン・ジェネレーターとチェッカ 3.1.10. F タイル JESD204C TX および RX IP
3.5. System Consoleのコントロール・デザイン例のハードウェア・テスト x
3.5.1. ボード接続
1. F-Tile Ethernet Intel® FPGA IPデザイン例のユーザー ガイドについて
2. F-Tile Ethernet Intel® FPGA IP デザイン例のクイック・スタート・ガイド
3. F-Tile Ethernetデザイン例の詳細な説明
4. Intel® FPGA IP エンベデッド・メモリー のユーザーガイド改訂履歴

3.1.5. SYSREF Generator

SYSREFはF-Tile Ethernet インターフェースを備えたデータ コンバーターにとって重要なタイミング信号です。

デザイン例の SYSREF ジェネレータは、デュプレックス JESD204C IP リンクの初期化のデモンストレーション目的でのみ使用されています。 JESD204C サブクラス 1 システム・レベル・アプリケーションでは、 デバイスクロックと同じソースからSYSREFを生成する必要があります。

F-Tile Ethernet IPには、SYSREF 乗数 (SYSREF_MULP) SYSREF コントロール・レジスターの SYSREF E パラメータの n 倍の整数です。

E*SYSREF_MULP ≤16 であることを確認する必要があります。たとえば、E=1 の場合、SYSREF_MULP の有効な設定は 1 ～ 16 の範囲内でなければならず、E=3 の場合、SYSREF_MULPの有効な設定は 1 ～ 5 の範囲内である必要があります。

注: 範囲外の SYSREF_MULP を設定すると、 SYSREF ジェネレーターはSYSREF_MULP=1の設定をに修正します 。

F-Tile Ethernet Intel® FPGA IPパラメーター・エディターのExample Designタブを使用して、SYSREF タイプをワンショット・パルス、周期的、またはギャップ付き周期のいずれにするかを選択できます。

表 10.  周期的およびギャップのある周期的 SYSREF カウンターの例
E SYSREF_MULP SYSREF PERIOD

(E*SYSREF_MULP*32)

 Duty Cycle 詳細
1 1 32 1..31

(Programmable)

 Gapped Periodic
1 1 32 16

(Fixed)

 Periodic
1 2 64 1..63

(Programmable)

 Gapped Periodic
1 2 64 32

(Fixed)

 Periodic
1 16 512 1..511

(Programmable)

 Gapped Periodic
1 16 512 256

(Fixed)

 Periodic
2 3 192 1|191|8 Gapped Periodic
2 3 192 96

(Fixed)

 Periodic
2 8 512 1..511

(Programmable)

Gapped Periodic
2 8 512 256

(Fixed)

 Periodic
2 9

(Illegal)

 64 32

(Fixed)

 Gapped Periodic
2 9

(Illegal)

 64 32

(Fixed)

 Periodic
表 11.  SYSREFのコントロール・レジスターレジスター設定がデザイン例を生成したときに指定した設定と異なる場合、SYSREF コントロール・レジスターを動的に再設定できます。F-Tile Ethernet Intel® FPGA IP リセットされていない前に SYSREF レジスターを設定します。外部 SYSREF ジェネレーターを選択した場合、 sysref_ctrl[7] レジスタービットを使用すると、SYSREF タイプ、乗数、デューティサイクル、および位相の設定を無視できます。
ビット デフォルト値 説明
sysref_ctrl[1:0]
  • 2‘b00: One-shot
  • 2‘b01: Periodic
  • 2'b10: Gapped periodic

SYSREFタイプ。

デフォルト値は、F-Tile Ethernet Intel® FPGA IP パラメータエディターでExample DesignのタブのSYSREF モード設定によって異なります。

sysref_ctrl[6:2] 5'b00001

SYSREF 乗数。

この SYSREF_MULP フィールドは、periodicおよびgapped-periodic SYSREFタイプに適用できます。

F-Tile Ethernet IP がリセットから解放される前に、E*SYSREF_MULP 値が 1 ～ 16 になるように乗数値を構成する必要があります。E*SYSREF_MULP 値がこの範囲外の場合、乗数の値はデフォルトで 5'b00001 になります。

sysref_ctrl[7]
  • Duplex datapath: 1'b1
  • Simplex TX or RX datapath: 1'b0

SYSREFの選択。

デフォルト値は、F-Tile Ethernet Intel® FPGA IP パラメータエディターでExample Designのタブのデータパース設定によって異なります。

  • 0: Simplex TX or RX (External SYSREF)
  • 1: Duplex (Internal SYSREF)
sysref_ctrl[16:8] 9'h0

SYSREFタイプが周期的またはギャップ付き周期的である場合の SYSREFデューティサイクル。

F-Tile Ethernet IP がリセットされなくなる前に、デューティサイクルを構成する必要があります。

最大値 = (E*SYSREF_MULP*32)-1

例 :

50% のデューティサイクル = (E*SYSREF_MULP*32)/2

このレジスターフィールドを構成しない場合、またはレジスターフィールドを 0 または許容される最大値より大きく構成する場合、デューティサイクルはデフォルトで 50% になります。
sysref_ctrl[17] 1'b0

SYSREFタイプがワンショットの場合の手動コントロール。

  • SYSREF信号をHighに設定するには、1を書き込みます。
  • SYSREF信号をLowに設定するには、0を書き込みます。

ワンショットモードでSYSREFパルスを作成するには、1を書き込んでから 0 を書き込む必要があります。

sysref_ctrl[31:18] 22'h0 予約済み。
レベル 2 の表題