FタイルJESD204C インテル® FPGA IPデザイン例のユーザー ガイド

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ID 691269
日付 9/27/2022
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ドキュメント目次
ドキュメント目次 x
1. F-Tile Ethernet Intel® FPGA IPデザイン例のユーザー ガイドについて 2. F-Tile Ethernet Intel® FPGA IP デザイン例のクイック・スタート・ガイド 3. F-Tile Ethernetデザイン例の詳細な説明 4. Intel® FPGA IP エンベデッド・メモリー のユーザーガイド改訂履歴
2. F-Tile Ethernet Intel® FPGA IP デザイン例のクイック・スタート・ガイド x
2.1. デザイン例のブロック図 2.2. ハードウェアおよびソフトウェア要件 2.3. デザインの生成 2.4. デザイン例のテストベンチのシミュレーション 2.5. デザイン例のコンパイル 2.6. デザインのコンパイルとテスト
2.3. デザインの生成 x
2.3.1. デザイン例のパラメーター 2.3.2. ディレクトリ構造
3. F-Tile Ethernetデザイン例の詳細な説明 x
3.1. システム・コンポーネント 3.2. F-Tile Ethernet デザイン例のクロックとリセット 3.3. デザイン例のバリアント 3.4. F-Tile Ethernet コントロール・レジスターのデザイン例 3.5. System Consoleのコントロール・デザイン例のハードウェア・テスト
3.1. システム・コンポーネント x
3.1.1. JTAG to Avalon® Master Bridge 3.1.2. パラレル I/O（PIO） 3.1.3. SPI Master 3.1.4. IOPLL 3.1.5. SYSREF Generator 3.1.6. リセットシーケンス 3.1.7. 3-Wire SPI 3.1.8. システムPLL 3.1.9. パターン・ジェネレーターとチェッカ 3.1.10. F タイル JESD204C TX および RX IP
3.5. System Consoleのコントロール・デザイン例のハードウェア・テスト x
3.5.1. ボード接続
1. F-Tile Ethernet Intel® FPGA IPデザイン例のユーザー ガイドについて
2. F-Tile Ethernet Intel® FPGA IP デザイン例のクイック・スタート・ガイド
3. F-Tile Ethernetデザイン例の詳細な説明
4. Intel® FPGA IP エンベデッド・メモリー のユーザーガイド改訂履歴

3.4. F-Tile Ethernet コントロール・レジスターのデザイン例

F-Tile Ethernet ED コントロール・ブロックのデザイン例のレジスターは、バイト・アドレッシング (32 ビット) を使用します。
表 17.  デザイン例のアドレスマップこれらの 32 ビット ED コントロール・ブロック・レジスターは、 mgmt_clk ドメインにあります。。
コンポーネント アドレス
TX 0x000C_0000 – 0x000C_03FF
F-Tile Ethernet RX IP 0x000D_0000 – 0x000D_03FF
SPI Control 0x0102_0000 – 0x0102_001F
PIO Control 0x0102_0020 – 0x0102_002F
PIO Status 0x0102_0040 – 0x0102_004F
Reset Sequencer 0 0x0102_0100 – 0x0102_01FF
Reset Sequencer 1 0x0102_0200 – 0x0102_02FF
ED Control 0x0102_0400 – 0x0102_04FF
F-Tile Ethernet IP transceiver PHY Reconfig 0x0200_0000 – 0x02FF_FFFF
表 18.  レジスター・アクセスのタイプと定義この表は、 Intel® FPGA IPのレジスターアクセスタイプについて説明しています。
アクセスタイプ 定義
RO/V ソフトウェアは読み出し専用です（書き込みには影響しません）。値は異なる場合があります。
RW
  • ソフトウェアは現在のビット値を読み出して返します。
  • ソフトウェアがビットを書き込み、目的の値に設定します。
RW1C
  • ソフトウェアは現在のビット値を読み出して返します。
  • ソフトウェアは0を書き込み、効果はありません。
  • ハードウェアによってビットが1に設定されている場合、ソフトウェアは1を書き込み、ビットを0にクリアします。
  • ハードウェアはビットを1に設定します。
  • ソフトウェア・クリアは、ハードウェア・セットよりも優先されます。
表 19.  EDコントローラーのレジスターマップ
オフセット レジスター名
0x00 rst_ctl
0x04 rst_sts0
0x10 rst_sts_detected0
0x40 sysref_ctl
0x44 sysref_sts
0x80 tst_ctl
0x8c tst_err0
表 20.  EDコントロールおよびステータス・レジスター
バイトオフセット レジスター フィールド名 アクセス リセット 詳細
0x00 rst_ctl rst_assert RW 0x0 コントロールをリセットします。

[0]: リセットをアサートするために 1 を書き込みます。 (hw_rst) 再度 0 を書き込み、リセットをディアサートします。

[31:1]: 予約済み。
0x04 rst_sts0 rst_status RO/V 0x0

ステータスをリセットします。

PLLのロック・ステータスを示します。

[31:1]: 予約済み。
0x10 rst_sts_detected0 rst_sts_set RW1C 0x0

SYSREF 内部または外部のエッジ検出ステータス SYSREF ジェネレーター。

[0]: 1 の値 SYSREF サブクラス 1 動作では立ち上がりエッジが検出されます。ソフトウェアは 1 を書き込んでこのビットをクリアし、新しい SYSREF エッジ検出をイネーブルすることができます。

[31:1]: 予約済み。
0x40 sysref_ctl sysref_control RW

Duplex datapath

  • One-shot: 0x00084
  • Periodic: 0x00085
  • Gapped-periodic: 0x00086

TXデータパス

  • One-shot: 0x00004
  • Periodic: 0x00005
  • Gapped-periodic: 0x00006

SYSREFコントロール

。 このレジスターの使用方法の詳細については、表 11を参照してください。
注: リセット値は、SYSREFタイプと F-Tile Ethernet IP データ・パス・パラメーターの設定によって異なります。
0x44 sysref_sts sysref_status RO/V 0x0

SYSREFステータス。このレジスターには、内部 SYSREFジェネレータの最新のSYSREF周期とデューティ サイクル設定が含まれています。

SYSREF周期とデューティサイクルの有効な値については、表 10を参照してください。

[8:0]: SYSREF 周期。

  • 値が 0xFF の場合、 SYSREF 期間 = 255。
  • 値が 0x00 の場合、 SYSREF 期間 = 256。

[17:9]: SYSREF デューティサイクル。

[31:18]: 予約済み。
0x80 tst_ctl tst_control RW 0x0

テスト制御。このレジスターを使用して、パターン・ジェネレーターとチェッカーの異なるテスト パターンをイネーブルします。

[1:0]: 予約済み。

[2] = ramp_test_ctl

  • 1'b0 = PRBS パターン・ジェネレーターとチェッカーをイネーブルします。
  • 1'b1 = ランプ・パターン・ジェネレーターとチェッカーをイネーブルします。

[31:3]: 予約済み。
0x8c tst_err0 tst_error RW1C 0x0

リンク 0 のエラー フラグ。ビットが 1'b1 の場合、エラーが発生したことを示します。 1'b1 をそれぞれのビットに書き込んでエラー フラグをクリアする前に、エラーを解決する必要があります。

[0] = パターンチェッカー エラー

[1] = tx_link_error

[2] = rx_link_error

[3] = コマンド パターンチェッカー エラー

[31:4]: 予約済み。
レベル 2 の表題