FタイルJESD204C インテル® FPGA IPデザイン例のユーザー ガイド

ダウンロード PDF
ID 691269
日付 9/27/2022
Public
ドキュメント目次
ドキュメント目次 x
1. F-Tile Ethernet Intel® FPGA IPデザイン例のユーザー ガイドについて 2. F-Tile Ethernet Intel® FPGA IP デザイン例のクイック・スタート・ガイド 3. F-Tile Ethernetデザイン例の詳細な説明 4. Intel® FPGA IP エンベデッド・メモリー のユーザーガイド改訂履歴
2. F-Tile Ethernet Intel® FPGA IP デザイン例のクイック・スタート・ガイド x
2.1. デザイン例のブロック図 2.2. ハードウェアおよびソフトウェア要件 2.3. デザインの生成 2.4. デザイン例のテストベンチのシミュレーション 2.5. デザイン例のコンパイル 2.6. デザインのコンパイルとテスト
2.3. デザインの生成 x
2.3.1. デザイン例のパラメーター 2.3.2. ディレクトリ構造
3. F-Tile Ethernetデザイン例の詳細な説明 x
3.1. システム・コンポーネント 3.2. F-Tile Ethernet デザイン例のクロックとリセット 3.3. デザイン例のバリアント 3.4. F-Tile Ethernet コントロール・レジスターのデザイン例 3.5. System Consoleのコントロール・デザイン例のハードウェア・テスト
3.1. システム・コンポーネント x
3.1.1. JTAG to Avalon® Master Bridge 3.1.2. パラレル I/O（PIO） 3.1.3. SPI Master 3.1.4. IOPLL 3.1.5. SYSREF Generator 3.1.6. リセットシーケンス 3.1.7. 3-Wire SPI 3.1.8. システムPLL 3.1.9. パターン・ジェネレーターとチェッカ 3.1.10. F タイル JESD204C TX および RX IP
3.5. System Consoleのコントロール・デザイン例のハードウェア・テスト x
3.5.1. ボード接続
1. F-Tile Ethernet Intel® FPGA IPデザイン例のユーザー ガイドについて
2. F-Tile Ethernet Intel® FPGA IP デザイン例のクイック・スタート・ガイド
3. F-Tile Ethernetデザイン例の詳細な説明
4. Intel® FPGA IP エンベデッド・メモリー のユーザーガイド改訂履歴

4. Intel® FPGA IP エンベデッド・メモリー のユーザーガイド改訂履歴

ドキュメント・バージョン インテル® Quartus® Primeバージョン IPバージョン 変更内容
2022.09.27 22.3 2.0.0 デフォルト・デバイス・サポートを ハードウェアとソフトウェアの要件 セクションにAGIB027R31B1E2VR0 から AGIB027R31B2E2V に更新。
2022.04.27 22.1 1.0.0
  • ハードウェアとソフトウェアの要件 セクションでXcelium のサポートを追加。
  • デザイン例のパラメーターのセクションのデザイン例」タブの表のパラメーターから内部シリアル・ループバックを有効にするための詳細を削除。
  • ディレクトリー・ ファイルの表を更新し、追加情報を追加。
  • デザイン例のテストベンチのシミュレーション セクションのシミュレーション手順に Xcelium のコマンドを追加。
  • クロック制御 GUI 設定 形を更新。
  • デザインのコンパイルとテスト セクションのメモを更新。
  • インテル Agilex I シリーズ・トランシーバー SoC 開発キット ボードの接続性 表のボード・コンポーネントとコンポーネントの説明の詳細を更新します。
2021.12.13 21.4 1.0.0
  • 新しいトピックを追加:
    • デザインのコンパイルとテスト
    • System Consoleコントロール・デザイン例のハードウェア・テスト
    • ボード接続
  • ソフトウェア要件からハードウェアとソフトウェアの要件へトピックタイトルを更新。
  • 表を更新: Select board パラメーターの下にAgilex I-Series Transceiver-SoC Development Kitオプションを含めるための Example Designタブのパラメーター。
  • 表: ディレクトリー・ファイルのed/rtlフォルダーの下にあるファイルのリストを更新。
  • 表の次のクロック信号の説明を更新。 デザイン例のクロック:
    • mgmt_rst_in_n
    • j204c_tx_rst_n
    • j204c_rx_rst_n
  • sysref_ctl 表: ED コントロール・ブロックのコントロールおよびステータスレジスターのリセット値を更新。
2021.10.11 21.3 1.0.0 初版。
レベル 2 の表題