FタイルJESD204C インテル® FPGA IPデザイン例のユーザー ガイド

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ID 691269
日付 9/27/2022
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ドキュメント目次
ドキュメント目次 x
1. F-Tile Ethernet Intel® FPGA IPデザイン例のユーザー ガイドについて 2. F-Tile Ethernet Intel® FPGA IP デザイン例のクイック・スタート・ガイド 3. F-Tile Ethernetデザイン例の詳細な説明 4. Intel® FPGA IP エンベデッド・メモリー のユーザーガイド改訂履歴
2. F-Tile Ethernet Intel® FPGA IP デザイン例のクイック・スタート・ガイド x
2.1. デザイン例のブロック図 2.2. ハードウェアおよびソフトウェア要件 2.3. デザインの生成 2.4. デザイン例のテストベンチのシミュレーション 2.5. デザイン例のコンパイル 2.6. デザインのコンパイルとテスト
2.3. デザインの生成 x
2.3.1. デザイン例のパラメーター 2.3.2. ディレクトリ構造
3. F-Tile Ethernetデザイン例の詳細な説明 x
3.1. システム・コンポーネント 3.2. F-Tile Ethernet デザイン例のクロックとリセット 3.3. デザイン例のバリアント 3.4. F-Tile Ethernet コントロール・レジスターのデザイン例 3.5. System Consoleのコントロール・デザイン例のハードウェア・テスト
3.1. システム・コンポーネント x
3.1.1. JTAG to Avalon® Master Bridge 3.1.2. パラレル I/O（PIO） 3.1.3. SPI Master 3.1.4. IOPLL 3.1.5. SYSREF Generator 3.1.6. リセットシーケンス 3.1.7. 3-Wire SPI 3.1.8. システムPLL 3.1.9. パターン・ジェネレーターとチェッカ 3.1.10. F タイル JESD204C TX および RX IP
3.5. System Consoleのコントロール・デザイン例のハードウェア・テスト x
3.5.1. ボード接続
1. F-Tile Ethernet Intel® FPGA IPデザイン例のユーザー ガイドについて
2. F-Tile Ethernet Intel® FPGA IP デザイン例のクイック・スタート・ガイド
3. F-Tile Ethernetデザイン例の詳細な説明
4. Intel® FPGA IP エンベデッド・メモリー のユーザーガイド改訂履歴

2.4. デザイン例のテストベンチのシミュレーション

デザイン例のテストベンチは、生成されたデザインをシミュレートします。
図 4. プロシージャー

リファレンス・デザインを実行するには、以下の手順を実行します。

  1. 作業ディレクトリーを <example_design_directory> /simulation/<Simulator>に変更します。
  2. コマンド ラインで、シミュレーション・スクリプトを実行します。次の表は、サポートされているシミュレーターを実行するためのコマンドを示しています。
    シミュレーター コマンド
    QuestaSim* / ModelSim* vsim -do modelsim_sim.tcl
    vsim -c -do modelsim_sim.tcl （それなし QuestaSim* / ModelSim* GUI)
    VCS* sh vcs_sim.sh
    VCS* MX sh vcsmx_sim.sh
    Xcelium* /xcelium_sim.sh
    シミュレーションは、実行が成功したかどうかを示すメッセージで終了します。
    図 5. 成功したシミュレーションこの図は、VCS シミュレーターの成功したシミュレーション・メッセージを示しています。
レベル 2 の表題