インテルのみ表示可能 — GUID: sam1395136319421
Ixiasoft
定義
SSNの理解
ガイドライン: クロックと非同期制御入力信号
ガイドライン: データ入力ピン
ガイドライン: インテル® MAX® 10 E144パッケージのクロックおよびデータ入力信号
ガイドライン: I/Oの制約規則
ガイドライン: 1.0VのI/Oピンの配置制約
ガイドライン: アナログ/デジタル・コンバーターのI/O制約
ガイドライン: 電圧リファレンスのI/O規格に関する制約
ガイドライン: LVDSのI/O制約規則に対する準拠
ガイドライン: LVTTL/LVCMOS入力バッファーに対するクランプダイオードの有効化
ガイドライン: 外部メモリー・インターフェイスのI/Oに関する制約
ガイドライン: ADCグランドプレーンの接続
ガイドライン: ADCリファレンス電圧ピンに関するボードデザイン
ガイドライン: アナログ入力に関するボードデザイン
ガイドライン: 電源ピンとADCグランド (REFGND) に関するボードデザイン
ガイドライン: DDR2、DDR3、およびLPDDR2に対する インテル® MAX® 10のボードデザイン要件
インテル® MAX® 10 FPGAシグナル・インテグリティー・デザイン・ガイドラインの改訂履歴
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ガイドライン: 電圧リファレンスのI/O規格に関する制約
次の制約は、VREFピンを使用する場合に適用されます。
- 共有VREFピンをI/Oとして使用する場合、電圧リファレンスの入力バッファー (SSTL、HSTL、およびHSUL) はすべて無効になります。
- 共有VREFピンを電圧リファレンスとして使用する場合は、該当するI/Oピンの入力バッファーを有効にして、電圧リファレンスのI/O規格を使用する必要があります。
- 電圧リファレンスのI/O規格は、次のデバイスパッケージの次のI/Oバンクではサポートされません。
- 10M02のV36パッケージのすべてのI/Oバンク
- 10M08のV81パッケージのすべてのI/Oバンク
- 10M50のE144パッケージのバンク1Aと1B
- バンク1Aと1Bを備えるデバイスにおいて、VREFピンを使用する場合は、共通のVCCIOをバンク1Aと1Bに供給する必要があります。
- 各VREFピンの電圧リファレンス入力の最大数は、I/Oパッド総数の75%です。最大数を超えると、 インテル® Quartus® Prime開発ソフトウェアは警告を発行します。
- 静的信号に使用するI/Oピンを除いて、電圧リファレンスではない出力はすべて、VREFピンから2パッド離して配置する必要があります。これに違反すると、 インテル® Quartus® Prime開発ソフトウェアはエラーメッセージを出力します。