ガイドライン: インテル® MAX® 10 E144パッケージのクロックおよびデータ入力信号

インテル® MAX® 10 FPGAシグナル・インテグリティー・デザイン・ガイドライン

ダウンロード PDF

ID 683572

日付 4/27/2021

バージョン current

Public

インテルのみ表示可能 — GUID: mcn1442928495861

Ixiasoft

インテル® MAX® 10 E144リード・フレーム・パッケージには、強い誘導結合があります。強いドライブ強度をもつ加害側のピンが入力ピンに直に隣接してトグルした場合、入力ピンでグリッジが発生する可能性があります。

PLLクロック入力ピンは、SSNジッターに敏感です。PLLがロックを失わないようにするには、出力ピンをPLLクロック入力ピンのすぐ左側または右側で使用しないようにします。

入力読み出し信号の障害につながるデータ入力ピン上の潜在的なグリッジは、次の条件において発生する可能性があります。

インテルでは、次のガイドラインを実装し、データ入力ピンのジッターを減らすことを推奨しています。

終端されないI/O規格の場合は、次のガイドラインのいずれかを実装します。
- 直接隣接している出力ピンが終端されないI/O規格を備える場合は、次のようにドライブ強度を下げます。
  - 2.5V、3.0V、3.3V — 4mA以下に下げる
  - 1.2V、1.5V、1.8V — 6mA以下に下げる
- データ入力ピンのすぐ右または左にあるピンをトグルしない信号に割り当てます。
- データ入力ピンをシュミットトリガー入力バッファーに変更し、ノイズ耐性を向上させます。データ入力ピンでシュミットトリガー入力バッファーを使用している場合は、直接隣接する出力ピンを、終端されないI/O規格とともに8mAの最大ドライブ強度で使用することができます。
終端されるI/O規格では、データ入力ピンのすぐ右または左のピンの一方のみをトグルする信号として使用することができます。その場合は、そのピンのスルーレート設定を「0」(低速スルーレート) に設定します。それ以外の場合は、データ入力ピンのすぐ右または左のピンをトグルしない信号に割り当てます。