インテルのみ表示可能 — GUID: sam1414563079586
Ixiasoft
定義
SSNの理解
ガイドライン: クロックと非同期制御入力信号
ガイドライン: データ入力ピン
ガイドライン: インテル® MAX® 10 E144パッケージのクロックおよびデータ入力信号
ガイドライン: I/Oの制約規則
ガイドライン: 1.0VのI/Oピンの配置制約
ガイドライン: アナログ/デジタル・コンバーターのI/O制約
ガイドライン: 電圧リファレンスのI/O規格に関する制約
ガイドライン: LVDSのI/O制約規則に対する準拠
ガイドライン: LVTTL/LVCMOS入力バッファーに対するクランプダイオードの有効化
ガイドライン: 外部メモリー・インターフェイスのI/Oに関する制約
ガイドライン: ADCグランドプレーンの接続
ガイドライン: ADCリファレンス電圧ピンに関するボードデザイン
ガイドライン: アナログ入力に関するボードデザイン
ガイドライン: 電源ピンとADCグランド (REFGND) に関するボードデザイン
ガイドライン: DDR2、DDR3、およびLPDDR2に対する インテル® MAX® 10のボードデザイン要件
インテル® MAX® 10 FPGAシグナル・インテグリティー・デザイン・ガイドラインの改訂履歴
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定義
このドキュメントで使用されている用語には、次のものが含まれています。
- 加害側: 出力または双方向信号で、被害側のI/Oピンのノイズに寄与します
- PDN: 電源分配ネットワーク
- QH: ピンの静的なHighの信号レベル
- QHN: ピンの静的なHighにおけるノイズ (ボルトで測定)
- QL: ピンの静的なLowの信号レベル
- QLN: ピンの静的なLowにおけるノイズ (ボルトで測定)
- SI: シグナル・インテグリティー (SSNのスーパーセットで、すべてのノイズ源に対応)
- SSN: 同時スイッチング・ノイズ (SSN)
- SSO: 同時スイッチング出力 (出力ピンまたは双方向ピンのいずれか)
- 被害側: SSN解析時に解析される入力、出力、または双方向ピン。SSN解析時に、それぞれのピンは被害側として解析されます。ピンが出力ピンまたは双方向ピンの場合、同じピンが他のピンの加害信号として機能します。