インテル® MAX® 10 FPGAシグナル・インテグリティー・デザイン・ガイドライン

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ID 683572
日付 4/27/2021
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ドキュメント目次
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インテル® MAX® 10 FPGAシグナル・インテグリティー・デザイン・ガイドライン
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定義 SSNの理解 ガイドライン: クロックと非同期制御入力信号 ガイドライン: データ入力ピン ガイドライン: インテル® MAX® 10 E144パッケージのクロックおよびデータ入力信号 ガイドライン: I/Oの制約規則 ガイドライン: 1.0VのI/Oピンの配置制約 ガイドライン: アナログ/デジタル・コンバーターのI/O制約 ガイドライン: 電圧リファレンスのI/O規格に関する制約 ガイドライン: LVDSのI/O制約規則に対する準拠 ガイドライン: LVTTL/LVCMOS入力バッファーに対するクランプダイオードの有効化 ガイドライン: 外部メモリー・インターフェイスのI/Oに関する制約 ガイドライン: ADCグランドプレーンの接続 ガイドライン: ADCリファレンス電圧ピンに関するボードデザイン ガイドライン: アナログ入力に関するボードデザイン ガイドライン: 電源ピンとADCグランド (REFGND) に関するボードデザイン ガイドライン: DDR2、DDR3、およびLPDDR2に対する インテル® MAX® 10のボードデザイン要件 インテル® MAX® 10 FPGAシグナル・インテグリティー・デザイン・ガイドラインの改訂履歴
ガイドライン: クロックと非同期制御入力信号 x
シュミットトリガー入力バッファー
ガイドライン: 1.0VのI/Oピンの配置制約 x
1.0Vピンの配置における合計インダクタンスの計算
インテル® MAX® 10 FPGAシグナル・インテグリティー・デザイン・ガイドライン

ガイドライン: 外部メモリー・インターフェイスのI/Oに関する制約

これらのI/O規則は、デザインで外部メモリー・インターフェイスを使用する場合に適用されます。

DQピンに隣接する2つのGPIOを無効にします

この制限は、 インテル® MAX® 10 10M16、10M25、10M40、10M50デバイスにおいて、DDR3およびLPDDR2 SDRAMのメモリー規格を使用する場合にのみ適用されます。

表 11.  DDR3およびLPDDR2のメモリー・インターフェイス幅とデバイスパッケージ (DQピンに隣接する2つのGPIOは無効にします)次の表は、 インテル® MAX® 10 10M16、10M25、10M40、10M50のデバイスパッケージと、DDR3およびLPDDR2のメモリー・インターフェイス幅の組み合わせを示しています。この場合は、DQピンに隣接する2つのGPIOピンを使用することはできません。
デバイスパッケージ メモリー・インターフェイス幅 (DDR3とLPDDR2のみ)
U324 x8
F484 x8、x16、x24
F672 x8、x16、x24

一部のデバイスでは、バンク内のI/Oの使用率を合計75パーセント以下にする必要があります

DDR3またはLPDDR2 SDRAMのメモリー・インターフェイス規格を使用する場合は、基本的に、バンクで利用可能なI/Oピン総数の最大75パーセントを使用することができます。この制約はそれぞれのデバイスで異なります。一部のデバイスパッケージでは、I/Oを100パーセントすべて使用することができます。デバイスのバンクあたりのI/O使用率がこの規則の影響を受ける場合は、 インテル® Quartus® Prime開発ソフトウェアはエラーメッセージを出力します。

DDR2のメモリー・インターフェイス規格を使用する場合は、I/Oピンの25パーセントを入力ピンとしてのみ割り当てることができます。

レベル 2 の表題