インテルのみ表示可能 — GUID: sam1393998944790
Ixiasoft
定義
SSNの理解
ガイドライン: クロックと非同期制御入力信号
ガイドライン: データ入力ピン
ガイドライン: インテル® MAX® 10 E144パッケージのクロックおよびデータ入力信号
ガイドライン: I/Oの制約規則
ガイドライン: 1.0VのI/Oピンの配置制約
ガイドライン: アナログ/デジタル・コンバーターのI/O制約
ガイドライン: 電圧リファレンスのI/O規格に関する制約
ガイドライン: LVDSのI/O制約規則に対する準拠
ガイドライン: LVTTL/LVCMOS入力バッファーに対するクランプダイオードの有効化
ガイドライン: 外部メモリー・インターフェイスのI/Oに関する制約
ガイドライン: ADCグランドプレーンの接続
ガイドライン: ADCリファレンス電圧ピンに関するボードデザイン
ガイドライン: アナログ入力に関するボードデザイン
ガイドライン: 電源ピンとADCグランド (REFGND) に関するボードデザイン
ガイドライン: DDR2、DDR3、およびLPDDR2に対する インテル® MAX® 10のボードデザイン要件
インテル® MAX® 10 FPGAシグナル・インテグリティー・デザイン・ガイドラインの改訂履歴
インテルのみ表示可能 — GUID: sam1393998944790
Ixiasoft
ガイドライン: 電源ピンとADCグランド (REFGND) に関するボードデザイン
アナログ/デジタル信号に対するクロストーク要件は、最大2GHzで-100dBです。電源、グランド、および周囲の汎用I/Oトレースの間に並列配線がないようにします。電源プレーンが不可能な場合は、電源トレースとグランドトレースを可能な限り広く配線します。
- IRドロップとスイッチング・ノイズを抑えるには、ADCの電源とグランドのインピーダンスを可能な限り低くします。電源の最大DC抵抗は1.5Ωです。
- ADCに接続する電源には、直列のフェライトビーズと、それに続くグランドへの10µFのコンデンサーを備える必要があります。このセットアップにより、外部ノイズがデバイスの電源ピンに入らないようにします。
- デバイスの各電源ピンは0.1µFのコンデンサーでデカップリングします。コンデンサーは可能な限りデバイスピン付近に配置します。
図 10. 電源トレースに推奨されるRCフィルター
REFGNDにインピーダンス要件はありません。インテルでは、最小のインピーダンスを可能な限り最小のDC抵抗で使用することを推奨しています。一般的な抵抗は、1Ω未満です。
インテルでは、REFGNDプレーンを広げ、対応するデカップリング・コンデンサーとFPGAに可能な限り近づくように設定することを推奨しています。
- 可能であれば、レイアウトで完全なREFGNDプレーンを定義します。
- それ以外の場合は、可能な限り広いトレースを使用して、アイランドからFPGAピンおよびデカップリング・コンデンサーまでREFGNDを配線します。
- REFGNDグランドは、ADCのVREFとアナログ入力のアナログ・グランド・プレーンです。
- REFGNDグランドをシステムのデジタルグランドにフェライトビーズを介して接続します。フェライトビーズのオプションは、インピーダンスと周波数の仕様を比較し、評価することができます。