インテル® MAX® 10 FPGAシグナル・インテグリティー・デザイン・ガイドライン

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ID 683572
日付 4/27/2021
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ドキュメント目次
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インテル® MAX® 10 FPGAシグナル・インテグリティー・デザイン・ガイドライン
インテル® MAX® 10 FPGAシグナル・インテグリティー・デザイン・ガイドライン x
定義 SSNの理解 ガイドライン: クロックと非同期制御入力信号 ガイドライン: データ入力ピン ガイドライン: インテル® MAX® 10 E144パッケージのクロックおよびデータ入力信号 ガイドライン: I/Oの制約規則 ガイドライン: 1.0VのI/Oピンの配置制約 ガイドライン: アナログ/デジタル・コンバーターのI/O制約 ガイドライン: 電圧リファレンスのI/O規格に関する制約 ガイドライン: LVDSのI/O制約規則に対する準拠 ガイドライン: LVTTL/LVCMOS入力バッファーに対するクランプダイオードの有効化 ガイドライン: 外部メモリー・インターフェイスのI/Oに関する制約 ガイドライン: ADCグランドプレーンの接続 ガイドライン: ADCリファレンス電圧ピンに関するボードデザイン ガイドライン: アナログ入力に関するボードデザイン ガイドライン: 電源ピンとADCグランド (REFGND) に関するボードデザイン ガイドライン: DDR2、DDR3、およびLPDDR2に対する インテル® MAX® 10のボードデザイン要件 インテル® MAX® 10 FPGAシグナル・インテグリティー・デザイン・ガイドラインの改訂履歴
ガイドライン: クロックと非同期制御入力信号 x
シュミットトリガー入力バッファー
ガイドライン: 1.0VのI/Oピンの配置制約 x
1.0Vピンの配置における合計インダクタンスの計算
インテル® MAX® 10 FPGAシグナル・インテグリティー・デザイン・ガイドライン

ガイドライン: LVTTL/LVCMOS入力バッファーに対するクランプダイオードの有効化

LVTTL/LVCMOS入力バッファーへの入力電圧がI/OバンクのVCCIOよりも高い場合は、クランプダイオードを有効にすることをインテルでは推奨しています。
  • 3.3VのLVCMOS/LVTTL入力バッファー — I/OバンクのVCCIOが3.0Vの場合は、クランプダイオードを有効にします。
  • 3.3Vまたは3.0VのLVCMOS/LVTTL入力バッファー — I/OバンクのVCCIOが2.5Vの場合は、クランプダイオードを有効にします。

これらの条件下でクランプダイオードを有効にすることにより、オーバーシュートを制限します。ただし、これはホットソケットの電流仕様に準拠していません。

これらの条件下でクランプダイオードを有効にしないと、I/Oピンのシグナル・インテグリティーに影響がおよび、オーバーシュートの問題が生じます。そのような場合は、ボードデザインがオーバーシュート仕様に準拠していることを確認する必要があります。

表 10.  3.3Vまたは3.0Vにおける電圧許容範囲の最大定格次の表は、電圧許容範囲の仕様を示しています。クランプダイオードに関する推奨事項を適用しない場合は、ボードデザインがこれらの仕様に準拠していることを確認します。
電圧 最小 (V) 最大 (V)
VCCIO = 3.3V 3.135 3.45
VCCIO = 3.0V 2.85 3.15
VIH (AC) — 4.1
VIH (DC) — 3.6
VIL (DC) -0.3 0.8
レベル 2 の表題