ガイドライン: DDR2、DDR3、およびLPDDR2に対するインテル® MAX® 10のボードデザイン要件

インテル® MAX® 10 FPGAシグナル・インテグリティー・デザイン・ガイドライン

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ID 683572

日付 4/27/2021

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インテルのみ表示可能 — GUID: sam1409121650080

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DDR2、DDR3、およびLPDDR2インターフェイスの場合は、ピン間の最大ボードスキューを40ps未満にする必要があります。このガイドラインは、すべてのピン (アドレス、コマンド、クロック、およびデータ) に適用されます。
ボードのビアからの不要なインダクタンスを最小限に抑えるために、インテルでは、VCCIOバンクのPCBビアの深さを49.5mil未満に維持することを推奨しています。
DDR3インターフェイスを実装しているデバイスでは、DQ、DQS、およびアドレス信号にオンボードの終端が必要です。インテルでは、80Ωの終端抵抗値をV_TTに使用することを推奨しています。
DQ、アドレス、およびコマンドピンでは、PCBのトレース配線長をDDR3の場合は6インチ未満、LPDDR2の場合は3インチ未満にします。