ガイドライン: クロックと非同期制御入力信号

インテル® MAX® 10 FPGAシグナル・インテグリティー・デザイン・ガイドライン

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ID 683572

日付 4/27/2021

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Ixiasoft

入力クロック信号と非同期信号は敏感な信号です。信号干渉が信号エッジで発生すると、内部ロジックでダブル・サンプリングの問題が発生する可能性があります。

PLLは、付近のI/Oピンによって生成されるSSNジッターに敏感です。インテルでは、終端されないI/O規格をPLLへの入力クロック信号と同じバンクで使用しないことを推奨しています。インテルではまた、入力クロック信号をフルのレール電圧でインスタンス化することを推奨しています。

エッジノイズはノイズしきい値 (最大V_ILと最小V_IHの間のギャップ) に近いため、許容されるノイズマージンはデータ信号よりも小さくなります。ノイズがしきい値の範囲内に入ると、サンプリング障害が発生します。

図 6. 低速および高速のクロックエッジのノイズ

低速のクロックエッジは、しきい値の範囲が高速のクロックエッジよりも広いため、よりジッターの影響を受けやすくなります。また、さらに低速のクロックエッジは、ボードからデバイスへの大量のスイッチング・ノイズにさらされます。

次の推奨事項に従い、シグナル・インテグリティーの問題を回避します。

より高速な入力クロックエッジで設計します。
未使用のピンをプログラミング可能なグランドピンに設定し、信号干渉の遮断に役立てます。
未使用のピンはすべて終端します。未使用のピンが終端されていない場合、信号がトグルする際に、入力クロックピンと未使用ピンの間で信号干渉が発生することがあります。未使用のピンは次のように設定することができます。
- ウィークプルアップ抵抗に設定し、ハイ・インピーダンスの終端を作成
- プログラミング可能なグランドに設定し、信号干渉の遮断を促す
隣接する強い加害側のピンのスルーレートまたは電流強度を下げます。
入力バッファーのシュミットトリガーをオンにします。
専用のLVDS信号をシングルエンドの入力クロック信号として使用しないようにします。LVDS信号を対象とする本来の強い相互結合により、別のLVDS端子からのシングルエンドの入力クロック信号に歪みが生じる可能性があります。