ガイドライン: 1.0VのI/Oピンの配置制約

インテル® MAX® 10 FPGAシグナル・インテグリティー・デザイン・ガイドライン

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ID 683572

日付 4/27/2021

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同時スイッチングノイズ (SSN) のI/Oピンへの影響を最小限に抑えるために、1.0V I/O周囲で使用されるI/Oピンの合計相互インダクタンス (L_m) が次の表のガイドラインを超えないようにします。

表 3. 1.0Vピン周囲のピンにおける合計L_mに関するガイドライン
周囲のピンのI/O規格	1.0Vピンとの位置関係	周囲のピンの合計L_m
1.0V	同じバンク内	バンク内の周囲のピンの合計L_mが7.41nHを超えないようにします
	隣接バンク内	隣接するバンクの周囲のピンの合計L_mが7.41nHを超えないようにします
	同じバンク内および隣接バンク内	両方のバンクの周囲のピンの総合計L_mが7.41nHを超えないようにします
1.0V以外	隣接バンク内	隣接するバンクの周囲のピンの合計L_mが1nHを超えないようにします

シナリオ例: 1.0Vピンがバンク3にあり、周囲のピンがバンク3と4にある場合

バンク3と4がどちらも1.0V - 両方のバンクにある周囲のピンすべての合計L_mが7.41nHを超えないようにします。
バンク3が1.0Vで、バンク4が2.5V - バンク3にある周囲のピンの合計L_mが7.41nHを超えないようにします。バンク4では合計L_mが1nHを超えないようにします。