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定義
SSNの理解
ガイドライン: クロックと非同期制御入力信号
ガイドライン: データ入力ピン
ガイドライン: インテル® MAX® 10 E144パッケージのクロックおよびデータ入力信号
ガイドライン: I/Oの制約規則
ガイドライン: 1.0VのI/Oピンの配置制約
ガイドライン: アナログ/デジタル・コンバーターのI/O制約
ガイドライン: 電圧リファレンスのI/O規格に関する制約
ガイドライン: LVDSのI/O制約規則に対する準拠
ガイドライン: LVTTL/LVCMOS入力バッファーに対するクランプダイオードの有効化
ガイドライン: 外部メモリー・インターフェイスのI/Oに関する制約
ガイドライン: ADCグランドプレーンの接続
ガイドライン: ADCリファレンス電圧ピンに関するボードデザイン
ガイドライン: アナログ入力に関するボードデザイン
ガイドライン: 電源ピンとADCグランド (REFGND) に関するボードデザイン
ガイドライン: DDR2、DDR3、およびLPDDR2に対する インテル® MAX® 10のボードデザイン要件
インテル® MAX® 10 FPGAシグナル・インテグリティー・デザイン・ガイドラインの改訂履歴
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ガイドライン: データ入力ピン
データ入力信号では、高速なエッジレートの場合、広いデータバスで同時スイッチング入力 (SSI) ノイズの問題が発生します。
ノイズマージンは、信号のエッジではなくVIHまたはVILで測定されます。
| I/Oバンクの同時スイッチング・ピンの割合 | 推奨されるデータ入力信号の最大エッジレート |
|---|---|
| 50%から100% | 0.6V/ns |
| 25%から49% | 1.0V/ns |
| 0%から24% | 1.5V/ns |
注: 入力ピンに隣接するピンがトグル出力として動作している場合、入力ピンへの入力信号のエッジレートは1.5V/ns以上の速度にする必要があります。
データ入力信号が推奨される信号エッジレートを超える場合は、クロック入力信号と同様のアプローチを適用し、シグナル・インテグリティーを向上させることができます。