AN 114：インテル® プログラマブル・デバイス・パッケージのボード・デザイン・ガイドライン

ダウンロード PDF
ID 683481
日付 10/09/2018
Public
ドキュメント目次
ドキュメント目次 x
1. AN 114 : インテル® プログラマブル・デバイス・パッケージのボード・デザイン・ガイドライン
1. AN 114 : インテル® プログラマブル・デバイス・パッケージのボード・デザイン・ガイドライン x
1.1. BGAパッケージの概要 1.2. PCBレイアウト用語 1.3. 高集積BGAパッケージのPCBレイアウト 1.4. AN 114 : インテル・プログラマブル・デバイス・パッケージのボード・デザイン・ガイドラインの文書改訂履歴
1.2. PCBレイアウト用語 x
1.2.1. エスケープ・ルーティング 1.2.2. マルチレイヤーPCB 1.2.3. ビア 1.2.4. ビア・キャプチャ・パッド 1.2.5. 表面ランドパッド 1.2.6. ストリンガー
1.2.5. 表面ランドパッド x
1.2.5.1. 非はんだマスク定義パッド 1.2.5.2. はんだマスク定義パッド
1.3. 高集積BGAパッケージのPCBレイアウト x
1.3.1. 表面ランドパッドの寸法 1.3.2. ビア・キャプチャ・パッドのレイアウトと寸法 1.3.3. 信号ラインのスペースおよびトレース幅 1.3.4. PCBレイヤー数
1.3.4. PCBレイヤー数 x
1.3.4.1. 1.00 mmフリップチップBGAおよび0.80 mm UBGA（BT基板) のPCBレイアウト例 1.3.4.2. 0.5 mm 484ピンMBGA用6レイヤーのPCB配線方法例 1.3.4.3. 0.5 mm 383ピンMBGA用3レイヤーのPCB配線方法例 1.3.4.4. 0.5 mm 301ピンMBGA用2レイヤーのPCB配線方法例 1.3.4.5. 0.5 mm 153ピンMBGA用2レイヤーのPCB配線方法例 1.3.4.6. 0.5 mm 144ピンMBGA用4レイヤーのPCB配線方法例 1.3.4.7. 0.5 mm 256ピンおよび100ピンMBGA用2レイヤーのPCB配線方法例 1.3.4.8. 0.4 mm 81ピンVBGA (別名WLCSP) 用4レイヤーのPCB配線方法例 1.3.4.9. 0.5 mm 68ピンMBGA用2レイヤーのPCB配線方法例 1.3.4.10. 0.4 mm 36ピンVBGA (別名WLCSP) 用2レイヤーのPCB配線方法例 1.3.4.11. 0.8 mm 324ピンUBGA用3レイヤーのPCB配線方法例 1.3.4.12. 0.8 mm 169ピンUBGA用3レイヤーのPCB配線方法例
1. AN 114 : インテル® プログラマブル・デバイス・パッケージのボード・デザイン・ガイドライン

1.3.3. 信号ラインのスペースおよびトレース幅

エスケープ・ルーティングの実行機能は、トレース幅とトレース間に必要な最小スペースによって規定されます。信号配線の最小面積は、信号の配線が必要な最小面積です (つまり、2つのビア間の距離、または1.00 mmフリップチップBGA用のダブルトレースとシングルトレースのエスケープ・ルーティング図中のg)。この面積の計算には次の計算式を使用します。

g = (BGAピッチ) – d

この領域を介して配線できるトレースの数は、許容ライントレースとスペース幅に基づいています。次の表で示すのは、 g を通して配線できるトレースの合計数です。

表 10.  トレース数
トレース数 計算式
1 g >= [2 x (スペース幅)] + トレース幅
2 g >= [3 x (スペース幅)] + [2 x (トレース幅)]
3 g >= [5 x (スペース幅)] + [3 x (トレース幅)]

次の図で示す通り、トレースとスペースのサイズを小さくすることによって、 より多くのトレースを g を通して配線できます。トレース数を増やすと、必要なPCBレイヤー数が減り、全体のコストが下がります。

図 17. 1.00 mmフリップチップBGA用ダブルおよびシングルトレースのエスケープ・ルーティングこれは インテル® Stratix® 10デバイスには適用されません。
図 18. 0.80 mm UBGA用 (BT基板) 用ダブルおよびシングルトレースのエスケープ・ルーティング
図 19. 0.5 mm MBGA用シングルトレースのエスケープ・ルーティング
レベル 2 の表題