1. AN 114 : インテル® プログラマブル・デバイス・パッケージのボード・デザイン・ガイドライン

1.1. BGAパッケージの概要 1.2. PCBレイアウト用語 1.3. 高集積BGAパッケージのPCBレイアウト 1.4. AN 114 : インテル・プログラマブル・デバイス・パッケージのボード・デザイン・ガイドラインの文書改訂履歴

1.2.1. エスケープ・ルーティング 1.2.2. マルチレイヤーPCB 1.2.3. ビア 1.2.4. ビア・キャプチャ・パッド 1.2.5. 表面ランドパッド 1.2.6. ストリンガー

1.2.5.1. 非はんだマスク定義パッド 1.2.5.2. はんだマスク定義パッド

1.3.1. 表面ランドパッドの寸法 1.3.2. ビア・キャプチャ・パッドのレイアウトと寸法 1.3.3. 信号ラインのスペースおよびトレース幅 1.3.4. PCBレイヤー数

1.3.4.1. 1.00 mmフリップチップBGAおよび0.80 mm UBGA（BT基板) のPCBレイアウト例 1.3.4.2. 0.5 mm 484ピンMBGA用6レイヤーのPCB配線方法例 1.3.4.3. 0.5 mm 383ピンMBGA用3レイヤーのPCB配線方法例 1.3.4.4. 0.5 mm 301ピンMBGA用2レイヤーのPCB配線方法例 1.3.4.5. 0.5 mm 153ピンMBGA用2レイヤーのPCB配線方法例 1.3.4.6. 0.5 mm 144ピンMBGA用4レイヤーのPCB配線方法例 1.3.4.7. 0.5 mm 256ピンおよび100ピンMBGA用2レイヤーのPCB配線方法例 1.3.4.8. 0.4 mm 81ピンVBGA (別名WLCSP) 用4レイヤーのPCB配線方法例 1.3.4.9. 0.5 mm 68ピンMBGA用2レイヤーのPCB配線方法例 1.3.4.10. 0.4 mm 36ピンVBGA (別名WLCSP) 用2レイヤーのPCB配線方法例 1.3.4.11. 0.8 mm 324ピンUBGA用3レイヤーのPCB配線方法例 1.3.4.12. 0.8 mm 169ピンUBGA用3レイヤーのPCB配線方法例