AN 114：インテル® プログラマブル・デバイス・パッケージのボード・デザイン・ガイドライン

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ID 683481
日付 10/09/2018
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ドキュメント目次
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1. AN 114 : インテル® プログラマブル・デバイス・パッケージのボード・デザイン・ガイドライン
1. AN 114 : インテル® プログラマブル・デバイス・パッケージのボード・デザイン・ガイドライン x
1.1. BGAパッケージの概要 1.2. PCBレイアウト用語 1.3. 高集積BGAパッケージのPCBレイアウト 1.4. AN 114 : インテル・プログラマブル・デバイス・パッケージのボード・デザイン・ガイドラインの文書改訂履歴
1.2. PCBレイアウト用語 x
1.2.1. エスケープ・ルーティング 1.2.2. マルチレイヤーPCB 1.2.3. ビア 1.2.4. ビア・キャプチャ・パッド 1.2.5. 表面ランドパッド 1.2.6. ストリンガー
1.2.5. 表面ランドパッド x
1.2.5.1. 非はんだマスク定義パッド 1.2.5.2. はんだマスク定義パッド
1.3. 高集積BGAパッケージのPCBレイアウト x
1.3.1. 表面ランドパッドの寸法 1.3.2. ビア・キャプチャ・パッドのレイアウトと寸法 1.3.3. 信号ラインのスペースおよびトレース幅 1.3.4. PCBレイヤー数
1.3.4. PCBレイヤー数 x
1.3.4.1. 1.00 mmフリップチップBGAおよび0.80 mm UBGA（BT基板) のPCBレイアウト例 1.3.4.2. 0.5 mm 484ピンMBGA用6レイヤーのPCB配線方法例 1.3.4.3. 0.5 mm 383ピンMBGA用3レイヤーのPCB配線方法例 1.3.4.4. 0.5 mm 301ピンMBGA用2レイヤーのPCB配線方法例 1.3.4.5. 0.5 mm 153ピンMBGA用2レイヤーのPCB配線方法例 1.3.4.6. 0.5 mm 144ピンMBGA用4レイヤーのPCB配線方法例 1.3.4.7. 0.5 mm 256ピンおよび100ピンMBGA用2レイヤーのPCB配線方法例 1.3.4.8. 0.4 mm 81ピンVBGA (別名WLCSP) 用4レイヤーのPCB配線方法例 1.3.4.9. 0.5 mm 68ピンMBGA用2レイヤーのPCB配線方法例 1.3.4.10. 0.4 mm 36ピンVBGA (別名WLCSP) 用2レイヤーのPCB配線方法例 1.3.4.11. 0.8 mm 324ピンUBGA用3レイヤーのPCB配線方法例 1.3.4.12. 0.8 mm 169ピンUBGA用3レイヤーのPCB配線方法例
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1.3.4. PCBレイヤー数

通常、信号配線に必要なPCBレイヤーの数は、ビア間の配線パターンの本数に反比例 (つまり、トレースの本数が増加すると、PCBレイヤーに必要なレイヤー数が減少) します。PCBで必要なレイヤー数の見積もりには、まず次の事項を決定します。

  • トレースおよびスペースのサイズ
  • ビア・キャプチャ・パッド間に配線されるトレース数
  • 使用されるビアのタイプ

使用するI/Oピンを最大数より少なくすると、必要なレイヤー数を減らすことができます。ビアの種類の選択によっても、必要なレイヤー数を減らすことができます。ビアのタイプによって必要なPCBレイヤー数がどのように影響されるかを確認するには、次の項に示すレイアウト例を検討してください。

レベル 2 の表題