インテル® Cyclone® 10 LP デバイス・データシート

ID 683251
日付 5/08/2017
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真のLVDS トランスミッタのタイミング仕様

表 30.   Cyclone® 10 LP デバイスの真のLVDS トランスミッタのタイミング仕様真のLVDS トランスミッタは、ローI/O バンク1、2、5、および6 の出力ピンでのみサポートされています。
シンボル モード C6 I7 C8、A7 I8 単位
Min Max Min Max Min Max Min Max
fHSCLK(入力クロック周波数) ×10 5 420 5 370 5 320 5 320 MHz
×8 5 420 5 370 5 320 5 320 MHz
×7 5 420 5 370 5 320 5 320 MHz
×4 5 420 5 370 5 320 5 320 MHz
×2 5 420 5 370 5 320 5 320 MHz
×1 5 420 5 402.5 5 402.5 5 362 MHz
HSIODR ×10 100 840 100 740 100 640 100 640 Mbps
×8 80 840 80 740 80 640 80 640 Mbps
×7 70 840 70 740 70 640 70 640 Mbps
×4 40 840 40 740 40 640 40 640 Mbps
×2 20 840 20 740 20 640 20 640 Mbps
×1 10 420 10 402.5 10 402.5 10 362 Mbps
tDUTY 45 55 45 55 45 55 45 55
TCCS 200 200 200 200 ps
出力ジッター(ピーク・ツー・ピーク) 500 500 550 600 ps
tLOCK 46 1 1 1 1 ms
46 tLOCK は、PLL がデバイス・コンフィグレーション終了からロックするのに必要な時間です。