インテル® Cyclone® 10 LP デバイス・データシート

ID 683251
日付 5/08/2017
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RSDS トランスミッタのタイミング仕様

表 27.   Cyclone® 10 LP デバイスのRSDS トランスミッタのタイミング仕様

真のRSDS およびエミュレートされたRSDS_E_3R トランスミッタに適用されます。

真のRSDS トランスミッタは、ローI/O バンク1、2、5、および6 の出力ピンでのみサポートされています。エミュレートされたRSDS トランスミッタは、すべてのI/O バンクの出力ピンでサポートされています。

シンボル モード C6 I7 C8、A7 I8 単位
Min Typ Max Min Typ Max Min Typ Max Min Typ Max
fHSCLK(入力クロック周波数) ×10 5 180 5 155.5 5 155.5 5 155.5 MHz
×8 5 180 5 155.5 5 155.5 5 155.5 MHz
×7 5 180 5 155.5 5 155.5 5 155.5 MHz
×4 5 180 5 155.5 5 155.5 5 155.5 MHz
×2 5 180 5 155.5 5 155.5 5 155.5 MHz
×1 5 360 5 311 5 311 5 311 MHz
Mbps 単位でのデバイス動作 ×10 100 360 100 311 100 311 100 311 Mbps
×8 80 360 80 311 80 311 80 311 Mbps
×7 70 360 70 311 70 311 70 311 Mbps
×4 40 360 40 311 40 311 40 311 Mbps
×2 20 360 20 311 20 311 20 311 Mbps
×1 10 360 10 311 10 311 10 311 Mbps
tDUTY 45 55 45 55 45 55 45 55
TCCS(トランスミッタのチャネル間スキュー) 200 200 200 200 ps
出力ジッター(ピーク・ツー・ピーク) 500 500 550 600 ps
tRISE 20 ~ 80 %、CLOAD = 5 pF 500 500 500 500 ps
tFALL 20 ~ 80 %、CLOAD = 5 pF 500 500 500 500 ps
tLOCK 43 1 1 1 1 ms
43 tLOCK は、PLL がデバイス・コンフィグレーション終了からロックするのに必要な時間です。