LVDS レシーバーのタイミング仕様

インテル® Cyclone® 10 LP デバイス・データシート

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ID 683251

日付 5/08/2017

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インテルのみ表示可能 — GUID: heq1490841813206

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LVDS レシーバーのタイミング仕様

表 32. Cyclone® 10 LP デバイスのLVDS レシーバーのタイミング仕様LVDS レシーバーは、すべてのI/O バンクでサポートされています。
シンボル	モード	C6		I7		C8、A7		I8		単位
シンボル	モード	Min	Max	Min	Max	Min	Max	Min	Max	単位
f_HSCLK（入力クロック周波数）	×10	10	437.5	10	370	10	320	10	320	MHz
	×8	10	437.5	10	370	10	320	10	320	MHz
	×7	10	437.5	10	370	10	320	10	320	MHz
	×4	10	437.5	10	370	10	320	10	320	MHz
	×2	10	437.5	10	370	10	320	10	320	MHz
	×1	10	437.5	10	402.5	10	402.5	10	362	MHz
HSIODR	×10	100	875	100	740	100	640	100	640	Mbps
	×8	80	875	80	740	80	640	80	640	Mbps
	×7	70	875	70	740	70	640	70	640	Mbps
	×4	40	875	40	740	40	640	40	640	Mbps
	×2	20	875	20	740	20	640	20	640	Mbps
	×1	10	437.5	10	402.5	10	402.5	10	362	Mbps
SW	—	—	400	—	400	—	400	—	550	ps
入力ジッター許容値	—	—	500	—	500	—	550	—	600	ps
t_LOCK ⁴⁸	—	—	1	—	1	—	1	—	1	ms

⁴⁸ t_LOCK は、PLL がデバイス・コンフィグレーション終了からロックするのに必要な時間です。