インテル® Cyclone® 10 LP デバイス・データシート

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ID 683251
日付 5/08/2017
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ドキュメント目次
ドキュメント目次 x
Cyclone® 10 LP デバイス・データシート
Cyclone® 10 LP デバイス・データシート x
動作条件 消費電力 スイッチング特性 I/O タイミング 用語集 改訂履歴
動作条件 x
絶対最大定格 最大許容オーバーシュート/アンダーシュート電圧 推奨動作条件 ESD 性能 DC 特性 I/O 規格仕様
DC 特性 x
供給電流 バスホールド OCT 仕様 ピン・キャパシタンス 内部ウィークプルアップおよびウィークプルダウン抵抗 ホットソケット シュミットトリガー入力
I/O 規格仕様 x
シングルエンドI/O 規格の仕様 シングルエンドSSTL およびHSTL I/O リファレンス電圧仕様 シングルエンドSSTL およびHSTL I/O 規格信号仕様 差動SSTL I/O 規格の仕様 差動HSTL I/O 規格の仕様 差動I/O 規格の仕様
スイッチング特性 x
コア性能の仕様 周辺性能
コア性能の仕様 x
クロックツリーの仕様 PLL 仕様 エンベデッド・マルチプライヤの仕様 メモリーブロックの仕様 コンフィグレーションおよびJTAG 仕様
周辺性能 x
高速I/O の仕様 デューティサイクル歪み（DCD）の仕様 OCT キャリブレーション・タイミング仕様 IOE プログラマブル遅延
高速I/O の仕様 x
RSDS トランスミッタのタイミング仕様 エミュレートされたRSDS_E_1R トランスミッタのタイミング仕様 Mini-LVDS トランスミッタのタイミング仕様 真のLVDS トランスミッタのタイミング仕様 エミュレートされたLVDS トランスミッタのタイミング仕様 LVDS レシーバーのタイミング仕様
Cyclone® 10 LP デバイス・データシート

IOE プログラマブル遅延

設定の増分値は一般的にリニアです。各設定の正確な値については、Quartus Prime ソフトウェアの最新バージョンを使用してください。

最小および最大オフセットタイミングの数は、Quartus Prime ソフトウェアで利用可能な設定0 に準拠しています。

表 35.   Cyclone® 10 LP 1.0 V コア電圧デバイスのカラムピンにおけるIOE プログラマブル遅延
パラメーター 影響されるパス 設定数 最小オフセット 最大オフセット 単位
高速コーナー 低速コーナー
I8 I8
ピンから内部セルまでの入力遅延 パッドからコアへのI/O データ出力 7 0 1.924 3.411 ns
ピンから入力レジスターまでの入力遅延 I/O 入力レジスターへのパッド 8 0 1.875 3.367 ns
出力レジスターから出力ピンまでの遅延 パッドへのI/O 出力レジスター 2 0 0.631 1.124 ns
兼用クロックピンからファンアウト目的地までの入力遅延 グローバル・クロック・ネットワークへのパッド 12 0 0.931 1.684 ns
表 36.   Cyclone® 10 LP 1.0 V コア電圧デバイスのローピンにおけるIOE プログラマブル遅延
パラメーター 影響されるパス 設定数 最小オフセット 最大オフセット 単位
高速コーナー 低速コーナー
I8 I8
ピンから内部セルまでの入力遅延 パッドからコアへのI/O データ出力 7 0 1.921 3.412 ns
ピンから入力レジスターまでの入力遅延 I/O 入力レジスターへのパッド 8 0 1.919 3.441 ns
出力レジスターから出力ピンまでの遅延 パッドへのI/O 出力レジスター 2 0 0.623 1.168 ns
兼用クロックピンからファンアウト目的地までの入力遅延 グローバル・クロック・ネットワークへのパッド 12 0 0.919 1.656 ns
表 37.   Cyclone® 10 LP 1.2 V コア電圧デバイスのカラムピンにおけるIOE プログラマブル遅延
パラメーター 影響されるパス 設定数 最小オフセット 最大オフセット 単位
高速コーナー 低速コーナー
C6 I7 A7 C6 C8 I7 A7
ピンから内部セルまでの入力遅延 パッドからコアへのI/O データ出力 7 0 1.314 1.211 1.211 2.177 2.433 2.388 2.508 ns
ピンから入力レジスターまでの入力遅延 I/O 入力レジスターへのパッド 8 0 1.307 1.203 1.203 2.19 2.540 2.430 2.545 ns
出力レジスターから出力ピンまでの遅延 パッドへのI/O 出力レジスター 2 0 0.437 0.402 0.402 0.747 0.880 0.834 0.873 ns
兼用クロックピンからファンアウト目的地までの入力遅延 グローバル・クロック・ネットワークへのパッド 12 0 0.693 0.665 0.665 1.200 1.532 1.393 1.441 ns
表 38.   Cyclone® 10 LP 1.2 V コア電圧デバイスのローピンにおけるIOE プログラマブル遅延
パラメーター 影響されるパス 設定数 最小オフセット 最大オフセット 単位
高速コーナー 低速コーナー
C6 I7 A7 C6 C8 I7 A7
ピンから内部セルまでの入力遅延 パッドからコアへのI/O データ出力 7 0 1.314 1.209 1.209 2.201 2.510 2.429 2.548 ns
ピンから入力レジスターまでの入力遅延 I/O 入力レジスターへのパッド 8 0 1.312 1.207 1.207 2.202 2.558 2.447 2.557 ns
出力レジスターから出力ピンまでの遅延 パッドへのI/O 出力レジスター 2 0 0.458 0.419 0.419 0.783 0.924 0.875 0.915 ns
兼用クロックピンからファンアウト目的地までの入力遅延 グローバル・クロック・ネットワークへのパッド 12 0 0.686 0.657 0.657 1.185 1.506 1.376 1.422 ns
レベル 2 の表題