JESD204C インテル® FPGA IPユーザーガイド

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ID 683108
日付 3/12/2021
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ドキュメント目次
ドキュメント目次 x
1. JESD204C Intel FPGAIPユーザーガイドについて 2. JESD204C Intel FPGA IPの概要 3. 機能の説明 4. 使用開始に際して 5. JESD204C Intel FPGAIPを使用したデザイン 6. Intel® FPGA IPパラメーター 7. インターフェイス信号 8. コントロール・レジスターおよびステータスレジスター 9. JESD204C Intel® FPGA IPユーザーガイドのアーカイブ 10. DMA Intel® FPGA IPユーザーガイドの改訂履歴
2. JESD204C Intel FPGA IPの概要 x
2.1. リリース情報 2.2. デバイスファミリーのサポート 2.3. JESD204C Intel® FPGA IPの機能 2.4. プリセット 2.5. パフォーマンスとリソース使用率
3. 機能の説明 x
3.1. クロック 3.2. ローカル拡張マルチブロック・クロック 3.3. CRCエンコーディングとデコーディング 3.4. スクランブラとデスクランブラ
3.1. クロック x
3.1.1. デバイスクロック 3.1.2. フレームクロックとリンククロック
3.2. ローカル拡張マルチブロック・クロック x
3.2.1. LEMCカウンター
4. 使用開始に際して x
4.1. インテルFPGA IPコアのインストールとライセンス取得 4.2. Intel® FPGA IP Evaluation Mode 4.3. IP Catalogとパラメーター・エディター 4.4. JESD204C IPのコンポーネント・ファイル 4.5. 新しい インテル® Quartus® Primeプロジェクトの作成 4.6. IPのパラメータ化と生成 4.7. デザインのコンパイル 4.8. FPGAデバイスのプログラミング
5. JESD204C Intel FPGAIPを使用したデザイン x
5.1. JESD204C TXおよびRXリセットシーケンス 5.2. コンフィグレーション・フェーズ 5.3. リンクの再初期化 5.4. SYSREF サンプリング 5.5. 割り込みとエラー処理 5.6. 確定的レイテンシー
5.5. 割り込みとエラー処理 x
5.5.1. TXおよびRXの割り込み設定 5.5.2. トップハーフのISRハンドラーの割り込み 5.5.3. 下半分のISRハンドラーの割り込み
7. インターフェイス信号 x
7.1. 送信機信号 7.2. 受信機信号
8. コントロール・レジスターおよびステータスレジスター x
8.1. トランスミッター・レジスター 8.2. レシーバ・レジスター
1. JESD204C Intel FPGAIPユーザーガイドについて
2. JESD204C Intel FPGA IPの概要
3. 機能の説明
4. 使用開始に際して
5. JESD204C Intel FPGAIPを使用したデザイン
6. Intel® FPGA IPパラメーター
7. インターフェイス信号
8. コントロール・レジスターおよびステータスレジスター
9. JESD204C Intel® FPGA IPユーザーガイドのアーカイブ
10. DMA Intel® FPGA IPユーザーガイドの改訂履歴

8.1. トランスミッター・レジスター

表 27.  lane_ctrl_common共通レーン制御およびアサインメント。共通レーン制御は、リンク内のすべてのレーンに適用されます。

オフセット: 0x0

注: コンパイル時に固有のビットの場合、再コンパイルしてリセット値を変更する必要があります。
ビット 名称 説明 属性 リセット
31:2 Reserved 予約済み RV 0x0
1 scr_disable このビットを設定すると、TXスクランブラーがディスエーブルになります。 RW コンパイル時に固有
0 bit_reversal

これは、IP生成の前に設定する必要があるコンパイル時のオプションです。

0 = LSBファーストのシリアル化

1 = LSBファーストのシリアル化

注: JESD204Cコンバーター・デバイスは、MSBファーストのシリアル化またはLSBファーストのシリアル化のいずれかをサポートできます。

bit_reversal = 1の場合、ワードアライナーは、シリアル化用にPMAに送信する前にTXパラレル・データ・ビットを反転します。例えば、64ビットモードの場合 => D[63:0] は D[0:63] に再配線されます。

 RO コンパイル時に固有
表 28.  lane_ctrl_0Lane 0のレーン制御とアサインメント。

オフセット: 0x4
ビット 名称 説明 属性 リセット
31:0 Reserved 予約済み RV 0x0
表 29.  lane_ctrl_1レーン1のレーン制御とアサインメント。

オフセット: 0x8
ビット 名称 説明 属性 リセット
31:0 Reserved 予約済み RV 0x0
表 30.  lane_ctrl_2レーン2のレーン制御とアサインメント。

オフセット: 0xC
ビット 名称 説明 属性 リセット
31:0 Reserved 予約済み RV 0x0
表 31.  lane_ctrl_3レーン3のレーン制御とアサインメント。

オフセット: 0x10
ビット 名称 説明 属性 リセット
31:0 Reserved 予約済み RV 0x0
表 32.  lane_ctrl_4レーン4のレーン制御とアサインメント。

オフセット: 0x14
ビット 名称 説明 属性 リセット
31:0 Reserved 予約済み RV 0x0
表 33.  lane_ctrl_5レーン5のレーン制御とアサインメント。

オフセット: 0x18
ビット 名称 説明 属性 リセット
31:0 Reserved 予約済み RV 0x0
表 34.  lane_ctrl_6レーン6のレーン制御とアサインメント。

オフセット: 0x1C
ビット 名称 説明 属性 リセット
31:0 Reserved 予約済み RV 0x0
表 35.  lane_ctrl_7レーン7のレーン制御とアサインメント。

オフセット: 0x20
ビット 名称 説明 属性 リセット
31:0 Reserved 予約済み RV 0x0
表 36.  lane_ctrl_8レーン8のレーン制御とアサインメント。

オフセット: 0x24
ビット 名称 説明 属性 リセット
31:0 Reserved 予約済み RV 0x0
表 37.  lane_ctrl_9レーン9のレーン制御とアサインメント。

オフセット: 0x28
ビット 名称 説明 属性 リセット
31:0 Reserved 予約済み RV 0x0
表 38.  lane_ctrl_10レーン制御とレーン10の割り当て。

オフセット：0x2C
ビット 名称 説明 属性 リセット
31:0 Reserved 予約済み RV 0x0
表 39.  lane_ctrl_11レーン11のレーン制御とアサインメント。

オフセット: 0x30
ビット 名称 説明 属性 リセット
31:0 Reserved 予約済み RV 0x0
表 40.  lane_ctrl_12レーン12のレーン制御とアサインメント。

オフセット: 0x34
ビット 名称 説明 属性 リセット
31:0 Reserved 予約済み RV 0x0
表 41.  lane_ctrl_13レーン13のレーン制御とアサインメント。

オフセット: 0x38
ビット 名称 説明 属性 リセット
31:0 Reserved 予約済み RV 0x0
表 42.  lane_ctrl_14レーン14のレーン制御とアサインメント。

オフセット: 0x3C
ビット 名称 説明 属性 リセット
31:0 Reserved 予約済み RV 0x0
表 43.  lane_ctrl_15レーン15のレーン制御とアサインメント。

オフセット: 0x40
ビット 名称 説明 属性 リセット
31:0 Reserved 予約済み RV 0x0
表 44.  tl_ctrlトランスポート層の制御。

オフセット: 0x50
ビット 名称 説明 属性 リセット
31:0 Reserved 予約済み RV 0x0
表 45.  sysref_ctrlSYSREF制御。

オフセット: 0x54

注: コンパイル時に固有のビットの場合、再コンパイルしてリセット値を変更する必要があります。
ビット 名称 説明 属性 リセット
31:16 Reserved 予約済み RV 0x0
15:8 lemc_offset

連続モードまたは単一検出モードで SYSREF の立ち上がりエッジが検出されると、LEMCカウンターは lemc_offset で設定された値にリセットされます。

LEMCカウンターはリンク・クロック・ドメインで動作するため、カウンターの有効な値は0から (E*16)-1です。
  • (E*16)-1 > 255の場合、デザインには255を超えるオフセットに対してLEMCを調整する機能がありません。
  • (E*16-1) < 255で、範囲外の値が設定されている場合、LEMCオフセットは内部で0にリセットされます。
注: デフォルトでは、SYSREF の立ち上がりエッジでLEMCカウンターが0にリセットされます。ただし、システムデザインでコンバーター・デバイスによってサンプリングされた SYSREF とFPGAの間に大きな位相オフセットがある場合は、このレジスターを使用してLEMCオフセットリセット値を変更することによって、SYSREF エッジを実質的にシフトできます。
RW コンパイル時に固有
7:3 Reserved 予約済み RV 0x0
2 sysref_singledet

このレジスターにより、SYSREF の立ち上がりエッジの単一サンプルを使用したLMFCのリアライメントが可能になります。SYSREF がサンプリングされると、ビットはハードウェアによって自動クリアされます。SYSREF を再度サンプリングする必要がある場合 (リンクリセットまたは再初期化用)、このビットを再度設定する必要があります。

このレジスターには、もう1つの重要な機能があります。少なくとも SYSREF エッジがサンプリングされない限り、JESD204C IPはEoEMBを送信しません。これは、RX (コンバーター・デバイス) でサンプリングされる SYSREF とEoEMB送信の確定的タイミングとの間の競合状態を防ぐためです。

  • 0 = SYSREF の立ち上がりエッジがあるとき、LEMCカウンターはリセットされません。
  • 1 = SYSREF の最初の立ち上がりエッジでLMFCカウンターをリセットしてから、このビットをクリアします。(デフォルト)
注:
インテルは、SYSREF連続検出モードを実行する場合でも、sysref_alwayson とともに sysref_singledet を使用することをお勧めします。これは、このレジスターが SYSREF がサンプリングされたかどうかを示すことができるためです。このレジスターは、上記の競合状態も防ぎます。SYSREF 単一検出モードのみを使用すると、不正な SYSREF 周期を検出できなくなります。
RW1S 0x1
1 sysref_alwayson

このレジスターにより、SYSREF のすべての立ち上がりエッジでのLEMCリアライメントが可能になります。0から1へのすべての SYSREF 遷移が検出されるたびに、LEMCカウンターがリセットされます。

0 = SYSREF の立ち上がりエッジは、LEMCカウンターをリセットしません。 1= SYSREF の立ち上がりエッジごとに、LEMCカウンターを継続的にリセットします。

注: このビットが設定されている場合、SYSREF 周期は、内部拡張マルチブロック周期に決して違反しないことがチェックされ、この周期は (E*32) のn整数倍のみになる可能性があります。SYSREF 周期がローカル拡張マルチブロック周期と異なる場合、IPにより sysref_lemc_err レジスターがアサートされ、割り込みがトリガーされます。
SYSREF 周期を変更する場合は、最初にこのビットを0に設定する必要があります。SYSREF クロックが安定した後、このビットを1に設定して、新しい SYSREF の立ち上がりエッジをサンプリングします。 		RW 0x0
0 link_reinit

JESD204C IPは、すべての内部パイプステージとステータスをリセットすることによって、TXリンクを再初期化します。ただし、SYSREF 検出情報は含まれません。

ハードウェアによってリンクの再初期化が開始されると、このビットは自動的にクリアされます。

  • 0 = リンク再初期化の要求なし (デフォルト)
  • 1 = リンクを再初期化する
 RW1S 0x0
表 46.  tx_errこのレジスターは、FPGA IPで検出されたエラーを記録します。TX Error Enable register (tx_err_enable (0x64) の対応するビットによってイネーブルされている場合、レジスターの各セットビットは割り込みを生成します。割り込みを処理した後、ソフトウェアは適切な処理済みの割り込みステータスビットをクリアし、他の割り込みが保留されていないことを確認する必要があります。

オフセット: 0x60
ビット 名称 説明 属性 リセット
31:9 Reserved 予約済み RV 0x0
8 tx_gb_overflow_err レーンのTXギアボックスのいずれかでオーバーフローが発生したときにアサートします。 RW1C 0x0
7 tx_gb_underflow_err レーンのTXギアボックスのいずれかでアンダーフローが発生したときにアサートします。 RW1C 0x0
6 Reserved 予約済み RV 0x0
5 pcfifo_full_err

JESD204Cリンクの実行中に、Phase Compensation FIFOの1つ以上のレーンが予期せずフルであることが検出されました。

注: このビットがトリガーされた場合、ユーザーはJESD204Cリンクをリセットする必要があります。トランシーバー・チャネルとJESD204C IPコアのリンクリセットを適用する必要があります。
RW1C 0x0
4 tx_ready_err JESD204Cリンクの実行中に、(トランシーバーからの) tx_ready の1つまたは複数のレーンのドロップが検出されました。 RW1C 0x0
3 cmd_invalid_err このエラービットは、Command ChannelがJESD204Cリンクで使用されている場合にのみ適用されます。このエラービットは、リンク層が (j204c_tx_cmd_ready を介して) コマンドを要求している間に、アップストリーム・コンポーネントが j204c_tx_cmd_valid 信号をデアサートした場合にアサートされます。 RW1C 0x0
2 frame_data_invalid_err このエラービットは、デザインでインテルFPGAトランスポート層を使用する場合にのみ適用されます。アップストリーム・コンポーネントがインテルFPGAトランスポート層Avalon-STバスで j204c_tx_avst_valid 信号をデアサートした場合、このエラービットがアサートされます。

トランスポート層は、j204c_tx_avst_ready がトランスポート層によってアサートされた場合に、システム内のアップストリーム・デバイスが常にゼロ・レイテンシーで有効なデータを送信することを予期します。

RW1C 0x0
1 dll_data_invalid_err このエラービットは、データが要求されたときにリンク層TXがAvalon-STバス上で無効なデータを検出した場合にアサートされます。

デザイン上、JESD204C TXリンク層は、Readyがアサートされた場合に、アップストリーム・デバイス (JESD204Cトランスポート層) が常にゼロ・レイテンシーで有効なデータを送信することを予期します。

 RW1C 0x0
0 sysref_lemc_err sysref_ctrl (0x54) sysref_alwayson レジスターが1に設定されている場合、LECカウンターは、SYSREF 周期が (E*32) の n整数乗数であるLEMCカウンターと一致するかどうかをチェックします。SYSREF 周期がLEMC周期と一致しない場合、このビットがアサートされます。 RW1C 0x0
表 47.  tx_err_enこのレジスターは、割り込みを生成するエラータイプをイネーブルします。レジスタービットに0を設定すると、特定のエラータイプが割り込みを生成できなくなります。

オフセット: 0x64
ビット 名称 説明 属性 リセット
31:9 Reserved 予約済み RV 0x0
8 tx_gb_overflow_err_en TXギアボックス・オーバーフローのエラー割り込みイネーブル RW 0x1
7 tx_gb_underflow_err_en TXギアボックス・アンダーフローのエラー割り込みイネーブル RW 0x1
6 Reserved 予約済み RV 0x0
5 pcfifo_full_err_en PCFIFOフルエラー割り込みイネーブル RW 0x1
4 tx_ready_err_en トランシーバーTX Readyエラー割り込みイネーブル RW 0x1
3 cmd_invalid_err_en コマンド無効エラー割り込みイネーブル RW 0x0
2 frame_data_invalid_err_en フレームデータ無効エラー割り込みイネーブル RW 0x0
1 dll_data_invalid_err_en リンクデータ無効エラー割り込みイネーブル RW 0x0
0 sysref_lemc_err_en SYSREF LEMCエラー割り込みイネーブル RW 0x1
表 48.  tx_err_link_reinitこのレジスターは、リンクの再初期化を生成するエラータイプをイネーブルします。レジスタービットに0を設定すると、特定のエラータイプがリンクの再初期化がディスエーブルになります。

オフセット: 0x68
ビット 名称 説明 属性 リセット
31:9 Reserved 予約済み RV 0x0
8 tx_gb_overflow_err_en_reinit TXギアボックス・オーバーフローのエラー再初期化イネーブル RW 0x0
7 tx_gb_underflow_err_en_reinit TXギアボックス・オーバーフローのエラー再初期化イネーブル RW 0x0
6 Reserved 予約済み RV 0x0
5 pcfifo_full_err_en_reinit

PCFIFOフルエラー再初期化イネーブル

注: リンクの再初期化シーケンスはトランシーバーの再初期化手順をカバーしていないため、このようなエラーはリンクの再初期化では回復されません。
RW 0x0
4 tx_ready_err_en_reinit

トランシーバーTX Readyエラー初期化イネーブル

注: リンクの再初期化シーケンスはトランシーバーの再初期化手順をカバーしていないため、このようなエラーはリンクの再初期化では回復されません。
RW 0x0
3 cmd_invalid_err_en_reinit コマンド無効エラー再初期化イネーブル RW 0x0
2 frame_data_invalid_err_en_reinit フレームデータ無効エラー再初期化イネーブル RW 0x0
1 dll_data_invalid_err_en_reinit リンクデータ無効エラー再初期化イネーブル RW 0x0
0 sysref_lemc_err_en_reinit SYSREF LEMCエラー再初期化イネーブル RW 0x0
表 49.  tx_status0デバッグに役立つ内部信号とカウンターのポートを監視します。

オフセット: 0x80

注: コンパイル時に固有のビットの場合、リコンパイルして、リセット値を変更する必要があります。
ビット 名称 説明 属性 リセット
31:12 Reserved 予約済み RV 0x0
11 sysref_det_pending SYSREF がまだ検出されていないことを示します。リンクの初期化をイネーブルするには、sysref_singledet ビットを設定する必要があります。 ROV 0x0
10 reinit_in_prog 自動または手動のリンク再初期化が進行中であることを示します。 ROV 0x0
9:2 lemc_period Ｅ: 拡張マルチブロック内のマルチブロック数を表します。 RO コンパイル時に固有
RCLK[1..0] sh_config

同期ヘッダー・エンコーディングのコンフィグレーション

b00: CRC-12

b01: スタンドアロン・コマンド・チャネル

b10: 予約済み

b11: 予約済み

 RO コンパイル時に固有
表 50.  tx_status1デバッグに役立つ内部信号とカウンターのポートを監視します。

オフセット: 0x84
ビット 名称 説明 属性 リセット
31:16 Reserved 予約済み RV 0x0
15 lane15_tx_pcfifo_full Lane 15のTX位相補償FIFOステータスのフルフラグ ROV 0x0
14 lane14_tx_pcfifo_full Lane 14のTX位相補償FIFOステータスのフルフラグ ROV 0x0
13 lane13_tx_pcfifo_full Lane 13のTX位相補償FIFOステータスのフルフラグ ROV 0x0
12 lane12_tx_pcfifo_full Lane 12のTX位相補償FIFOステータスのフルフラグ ROV 0x0
11 lane11_tx_pcfifo_full Lane 11のTX位相補償FIFOステータスのフルフラグ ROV 0x0
10 lane10_tx_pcfifo_full Lane 10のTX位相補償FIFOステータスのフルフラグ ROV 0x0
9 lane9_tx_pcfifo_full Lane 9のTX位相補償FIFOステータスのフルフラグ ROV 0x0
8 lane8_tx_pcfifo_full Lane 8のTX位相補償FIFOステータスのフルフラグ ROV 0x0
7 lane7_tx_pcfifo_full Lane 7のTX位相補償FIFOステータスのフルフラグ ROV 0x0
6 lane6_tx_pcfifo_full Lane 6のTX位相補償FIFOステータスのフルフラグ ROV 0x0
5 lane5_tx_pcfifo_full Lane 5のTX位相補償FIFOステータスのフルフラグ ROV 0x0
4 lane4_tx_pcfifo_full Lane 4のTX位相補償FIFOステータスのフルフラグ ROV 0x0
3 lane3_tx_pcfifo_full Lane 3のTX位相補償FIFOステータスのフルフラグ ROV 0x0
2 lane2_tx_pcfifo_full Lane 2のTX位相補償FIFOステータスのフルフラグ ROV 0x0
1 lane1_tx_pcfifo_full Lane 1のTX位相補償FIFOステータスのフルフラグ ROV 0x0
0 lane0_tx_pcfifo_full Lane 0のTX位相補償FIFOステータスのフルフラグ ROV 0x0
表 51.  tx_status2デバッグに役立つ内部信号とカウンターのポートを監視します。

オフセット: 0x88
ビット 名称 説明 属性 リセット
31:16 Reserved 予約済み RV 0x0
15 lane15_tx_xcvr_ready Lane 15のTXトランシーバー準備完了ステータスフラグ ROV 0x0
14 lane14_tx_xcvr_ready Lane 14のTXトランシーバー準備完了ステータスフラグ ROV 0x0
13 lane13_tx_xcvr_ready Lane 13のTXトランシーバー準備完了ステータスフラグ ROV 0x0
12 lane12_tx_xcvr_ready Lane 12のTXトランシーバー準備完了ステータスフラグ ROV 0x0
11 lane11_tx_xcvr_ready Lane 11のTXトランシーバー準備完了ステータスフラグ ROV 0x0
10 lane10_tx_xcvr_ready Lane 10のTXトランシーバー準備完了ステータスフラグ ROV 0x0
9 lane9_tx_xcvr_ready Lane 9のTXトランシーバー準備完了ステータスフラグ ROV 0x0
8 lane8_tx_xcvr_ready Lane 8のTXトランシーバー準備完了ステータスフラグ ROV 0x0
7 lane7_tx_xcvr_ready Lane 7のTXトランシーバー準備完了ステータスフラグ ROV 0x0
6 lane6_tx_xcvr_ready Lane 6のTXトランシーバー準備完了ステータスフラグ ROV 0x0
5 lane5_tx_xcvr_ready Lane 5のTXトランシーバー準備完了ステータスフラグ ROV 0x0
4 lane4_tx_xcvr_ready Lane 4のTXトランシーバー準備完了ステータスフラグ ROV 0x0
3 lane3_tx_xcvr_ready Lane 3のTXトランシーバー準備完了ステータスフラグ ROV 0x0
2 lane2_tx_xcvr_ready Lane 2のTXトランシーバー準備完了ステータスフラグ ROV 0x0
1 lane1_tx_xcvr_ready Lane 1のTXトランシーバー準備完了ステータスフラグ ROV 0x0
0 lane0_tx_xcvr_ready Lane 0のTXトランシーバー準備完了ステータスフラグ ROV 0x0
表 52.  tx_converter_param1コンバーター・パラメーターごとのリンクおよびトランスポート制御コンフィグレーション。

オフセット: 0xC0

注: コンパイル時に固有のビットの場合、リコンパイルして、リセット値を変更する必要があります。
ビット 名称 説明 属性 リセット
31:30 CS コンバーター・サンプルあたりの制御ビット数。1ベースの値。例えば、0=0ビット、1=1ビットです。 RO コンパイル時に固有
29 HD High Density形式。 RO コンパイル時に固有
28:24 N

コンバーター・サンプルあたりのデータビット数。0ベースの値。例えば、0=1ビット、1=2ビットです。

CSRのインデックス作成は、パラメーターのインデックス作成とは異なることに注意してください。parameter=`d8の場合、このレジスターフィールドは`d7になります。

 RO コンパイル時に固有
23:16 M

デバイスあたりのコンバーターの数。0ベースの値。例えば、0=1コンバーター、1=2コンバーターです。

注: CSRのインデックス作成は、パラメーターのインデックス作成とは異なることに注意してください。parameter=`d8の場合、このレジスターフィールドは`d7になります。
RO コンパイル時に固有
15:8 F

注: CSRのインデックス作成は、パラメーターのインデックス作成とは異なります。parameter=`d8の場合、このレジスターフィールドは`d7になります。フレームあたりのオクテット数。0ベースの値。例えば、0=1オクテット、1=2オクテットです。
RO コンパイル時に固有
7:4 Reserved 予約済み RV 0x0
3:0 L

リンクあたりのレーン数。0ベースの値。例えば、0=1レーン、1=2レーンです。

注: CSRのインデックス作成は、パラメーターのインデックス作成とは異なることに注意してください。parameter=`d8の場合、このレジスターフィールドは`d7になります。
RO コンパイル時に固有
表 53.  tx_converter_param2コンバーター・パラメーターごとのリンクおよびトランスポート制御コンフィグレーション。

オフセット: 0xC4

注: コンパイル時に固有のビットの場合、リコンパイルして、リセット値を変更する必要があります。
ビット 名称 説明 属性 リセット
31:24 E

拡張マルチブロック内のマルチブロックの数。0ベースの値。例えば、0=1マルチブロックは拡張マルチブロックを形成し、1=2マルチブロックは拡張マルチブロックを形成します。

(256 Mod F)=1の場合、Eは1より大きい必要があります (レジスター値は0より大きい必要があります)。

注: CSRのインデックス作成は、パラメーターのインデックス作成とは異なることに注意してください。parameter=`d8の場合、このレジスターフィールドは`d7になります。
RO コンパイル時に固有
23:21 Reserved 予約済み RV 0x0
20:16 CF リンクごとのフレームクロックあたりのコントロール・ワード数。1ベースの値。つまり、0=0ワード、1=1ワードです。 RO コンパイル時に固有
15:13 Reserved 予約済み RV 0x0
12:8 S

コンバーター・フレーム・サイクルあたりのサンプル数。0ベースの値。例えば、0=1サンプル、1=2サンプルです。

注: CSRのインデックス作成は、パラメーターのインデックス作成とは異なることに注意してください。parameter=`d8の場合、このレジスターフィールドは`d7になります。
RO コンパイル時に固有
7:5 subclass_ver

Device Subclass Version

  • b000: サブクラス0
  • b001: サブクラス1
 RO コンパイル時に固有
RCLK[4..0] NP

コンバーター・サンプルあたりのデータビット+制御ビット+テールビットの数。0ベースの値。例えば、0=1ビット、1=2ビットです。

注: CSRのインデックス作成は、パラメーターのインデックス作成とは異なることに注意してください。parameter=`d8の場合、このレジスターフィールドは`d7になります。
RO コンパイル時に固有
レベル 2 の表題