8.2. レシーバ・レジスター

表 54. lane_ctrl_common共通のレーン制御と割り当て。共通レーン制御は、リンク内のすべてのレーンに適用されます。
オフセット：0x0

注: コンパイル時固有のビットの場合、リセット値を変更するには再コンパイルする必要があります。
ビット	名称	説明	属性	Reset
31:14	予約	予約	RV	0x0
13:11	予約	予約	RV	0x0
10	`rx_2b_lben`	TXからの132ビットインターフェイスループバックを有効にします。 RXギアボックスデータを取得する代わりに、TXループバックデータは後続のRX操作のために多重化されます。	RW	0x0
RCLK[9..6]	`rx_thresh_sh_err`	アルゴリズムを初期に戻すために必要な連続する誤ったシーケンスの数 `SH_INIT`。 0ベースの値。 0 =しきい値1。'd15=しきい値16。	RW	コンパイル時間の短縮
RCLK[5..3]	`rx_thresh_emb_err`	アルゴリズムを初期に戻すために必要な連続する誤ったシーケンスの数 `EMB_INIT`。 0ベースの値。 0 = 1のしきい値。'd7= 8のしきい値。	RW	コンパイル時間の短縮
2	予約済み	予約済み	RV	0x0
1	`scr_disable`	このビットを1に設定すると、読み出しタイムアウトをディセーブルします。	RW	コンパイル時間の短縮
0	`bit_reversal`	これはコンパイル時のオプションであり、IPを生成する前に設定する必要があります。 0 = LSBファーストのシリアル化。 1 = MSB-最初のシリアル化。注: JESD204Cコンバータデバイスは、MSBファーストのシリアル化またはLSBファーストのシリアル化のいずれかをサポートできます。いつ `bit_reversal` = 1の場合、ワードアライナはPMA逆シリアル化データを受信するとRXパラレルデータビットを反転します。例えば; 64ビットモードの場合=> D [63：0]はD [0:63]に再配線されます	RO	コンパイル時間の短縮

表 55. lane_ctrl_0レーン0のレーン制御と割り当て。
オフセット：0x4
ビット	名称	説明	属性	Reset
31:1	予約	予約	RV	0x0
0	`lane_polarity_en`	レーン極性検出を有効にするには、1を設定します。設定すると、RXインターフェースはRXデータの極性を検出して反転します。の場合 `CSR_OPT`= 1または `POL_EN_ATR`= 0、このレジスタはROです。それ以外の場合はRWです。	RW/RO	`POL_EN`バツ

表 56. lane_ctrl_1レーン1のレーン制御と割り当て。
オフセット：0x8
ビット	名称	説明	属性	Reset
31:1	予約	予約	RV	0x0
0	`lane_polarity_en`	レーン極性検出を有効にするには、1を設定します。設定すると、RXインターフェースはRXデータの極性を検出して反転します。の場合 `CSR_OPT`= 1または `POL_EN_ATR`= 0、このレジスタはROです。それ以外の場合はRWです。	RW/RO	`POL_EN`バツ

表 57. lane_ctrl_2レーン2のレーン制御と割り当て。
オフセット：0xC
ビット	名称	説明	属性	Reset
31:1	予約	予約	RV	0x0
0	`lane_polarity_en`	レーン極性検出を有効にするには、1を設定します。設定すると、RXインターフェースはRXデータの極性を検出して反転します。の場合 `CSR_OPT`= 1または `POL_EN_ATR`= 0、このレジスタはROです。それ以外の場合はRWです。	RW/RO	`POL_EN`バツ

表 58. lane_ctrl_3レーン3のレーン制御と割り当て。
オフセット：0x10
ビット	名称	説明	属性	Reset
31:1	予約	予約済み	RV	0x0
0	`lane_polarity_en`	レーン極性検出を有効にするには、1を設定します。設定すると、RXインターフェースはRXデータの極性を検出して反転します。の場合 `CSR_OPT`= 1または `POL_EN_ATR`= 0、このレジスタはROです。それ以外の場合はRWです。	RW/RO	`POL_EN`バツ

表 59. lane_ctrl_4レーン4のレーン制御と割り当て。
オフセット：0x14
ビット	名称	説明	属性	Reset
31:1	予約	予約	RV	0x0
0	`lane_polarity_en`	レーン極性検出を有効にするには、1を設定します。設定すると、RXインターフェースはRXデータの極性を検出して反転します。の場合 `CSR_OPT`= 1または `POL_EN_ATR`= 0、このレジスタはROです。それ以外の場合はRWです。	RW/RO	`POL_EN`バツ

表 60. lane_ctrl_5レーン5のレーン制御と割り当て。
オフセット：0x18
ビット	名称	説明	属性	Reset
31:1	予約	予約	RV	0x0
0	`lane_polarity_en`	レーン極性検出を有効にするには、1を設定します。設定すると、RXインターフェースはRXデータの極性を検出して反転します。の場合 `CSR_OPT`= 1または `POL_EN_ATR`= 0、このレジスタはROです。それ以外の場合はRWです。	RW/RO	`POL_EN`バツ

表 61. lane_ctrl_6レーン6のレーン制御と割り当て。
オフセット：0x1C
ビット	名称	説明	属性	Reset
31:1	予約	予約	RV	0x0
0	`lane_polarity_en`	レーン極性検出を有効にするには、1を設定します。設定すると、RXインターフェースはRXデータの極性を検出して反転します。の場合 `CSR_OPT`= 1または `POL_EN_ATR`= 0、このレジスタはROです。それ以外の場合はRWです。	RW/RO	`POL_EN`バツ

表 62. lane_ctrl_7レーン7のレーン制御と割り当て。
オフセット：0x20
ビット	名称	説明	属性	Reset
31:1	予約	予約	RV	0x0
0	`lane_polarity_en`	レーン極性検出を有効にするには、1を設定します。設定すると、RXインターフェースはRXデータの極性を検出して反転します。の場合 `CSR_OPT`= 1または `POL_EN_ATR`= 0、このレジスタはROです。それ以外の場合はRWです。	RW/RO	`POL_EN`バツ

表 63. lane_ctrl_8レーン8のレーン制御と割り当て。
オフセット：0x24
ビット	名称	説明	属性	Reset
31:1	予約	予約	RV	0x0
0	`lane_polarity_en`	レーン極性検出を有効にするには、1を設定します。設定すると、RXインターフェースはRXデータの極性を検出して反転します。の場合 `CSR_OPT`= 1または `POL_EN_ATR`= 0、このレジスタはROです。それ以外の場合はRWです。	RW/RO	`POL_EN`バツ

表 64. lane_ctrl_9レーン9のレーン制御と割り当て。
オフセット：0x28
ビット	名称	説明	属性	Reset
31:1	予約	予約	RV	0x0
0	`lane_polarity_en`	レーン極性検出を有効にするには、1を設定します。設定すると、RXインターフェースはRXデータの極性を検出して反転します。の場合 `CSR_OPT`= 1または `POL_EN_ATR`= 0、このレジスタはROです。それ以外の場合はRWです。	RW/RO	`POL_EN`バツ

表 65. lane_ctrl_10レーン10のレーン制御と割り当て。
オフセット：0x2C
ビット	名称	説明	属性	Reset
31:1	予約	予約	RV	0x0
0	`lane_polarity_en`	レーン極性検出を有効にするには、1を設定します。設定すると、RXインターフェースはRXデータの極性を検出して反転します。の場合 `CSR_OPT`= 1または `POL_EN_ATR`= 0、このレジスタはROです。それ以外の場合はRWです。	RW/RO	`POL_EN`バツ

表 66. lane_ctrl_11レーン11のレーン制御と割り当て。
オフセット：0x30
ビット	名称	説明	属性	Reset
31:1	予約	予約	RV	0x0
0	`lane_polarity_en`	レーン極性検出を有効にするには、1を設定します。設定すると、RXインターフェースはRXデータの極性を検出して反転します。の場合 `CSR_OPT`= 1または `POL_EN_ATR`= 0、このレジスタはROです。それ以外の場合はRWです。	RW/RO	`POL_EN`バツ

表 67. lane_ctrl_12レーン12のレーン制御と割り当て。
オフセット：0x34
ビット	名称	説明	属性	Reset
31:1	予約	予約	RV	0x0
0	`lane_polarity_en`	レーン極性検出を有効にするには、1を設定します。設定すると、RXインターフェースはRXデータの極性を検出して反転します。の場合 `CSR_OPT`= 1または `POL_EN_ATR`= 0、このレジスタはROです。それ以外の場合はRWです。	RW/RO	`POL_EN`バツ

表 68. lane_ctrl_13レーン13のレーン制御と割り当て。
オフセット：0x38
ビット	名称	説明	属性	Reset
31:1	予約	予約済み	RV	0x0
0	`lane_polarity_en`	レーン極性検出を有効にするには、1を設定します。設定すると、RXインターフェースはRXデータの極性を検出して反転します。の場合 `CSR_OPT`= 1または `POL_EN_ATR`= 0、このレジスタはROです。それ以外の場合はRWです。	RW/RO	`POL_EN`バツ

表 69. lane_ctrl_14レーン14のレーン制御と割り当て。
オフセット：0x3C
ビット	名称	説明	属性	Reset
31:1	予約	予約	RV	0x0
0	`lane_polarity_en`	レーン極性検出を有効にするには、1を設定します。設定すると、RXインターフェースはRXデータの極性を検出して反転します。の場合 `CSR_OPT`= 1または `POL_EN_ATR`= 0、このレジスタはROです。それ以外の場合はRWです。	RW/RO	`POL_EN`バツ

表 70. lane_ctrl_15レーン15のレーン制御と割り当て。
オフセット：0x40
ビット	名称	説明	属性	Reset
31:1	予約	予約	RV	0x0
0	`lane_polarity_en`	レーン極性検出を有効にするには、1を設定します。設定すると、RXインターフェースはRXデータの極性を検出して反転します。の場合 `CSR_OPT`= 1または `POL_EN_ATR`= 0、このレジスタはROです。それ以外の場合はRWです。	RW/RO	`POL_EN`バツ

表 71. tl_ctrlトランスポート層制御。
オフセット：0x50
ビット	名称	説明	属性	Reset
31:0	予約	予約	RV	0x0

表 72. sysref_ctrlSYSREF制御。
オフセット：0x54

注: コンパイル時固有のビットの場合、リセット値を変更するには再コンパイルする必要があります。
ビット	名称	説明	属性	Reset
31:26	予約	予約	RV	0x0
25	`force_rbd_release`	このビットを設定すると、最新の到着レーンがシステムに到着するとすぐにRBDエラスティックバッファが解放されます。それは間接的に強制します `rbd_offset` == `rx_status0` （0x80） `rbd_count`。このレジスタはオーバーライドします `rbd_offset`。	RW	コンパイル時間の短縮
24:16	`rbd_offset`	RXバッファ遅延（RBD）オフセット。 RX Elastic Bufferは、リンクの複数のレーンからのデータを整列させ、LEMC境界でバッファーを解放します（`rbd_offset` = 0）。このレジスタは、RBDの早期リリースの機会に柔軟性を提供します。 RBDオフセットの有効な値は、リンククロックの数に合わせて調整されるため、（E * 16-1）から0までです。場合 `rbd_offset` が正当な値から設定されている場合、RBDエラスティックバッファはすぐに解放されます。	RW	コンパイル時間の短縮
RCLK[15..8]	`lemc_offset`	の立ち上がりエッジの検出時 `SYSREF` 連続モードまたは単一検出モードでは、LEMCカウンターはで設定された値にリセットされます `lemc_offset`。 LEMCカウンタはリンククロックドメインで動作するため、カウンタの有効な値は0〜（E * 16）-1です。（E * 16）-1> 255の場合、デザインには、255を超えるオフセットに対してLEMCを調整する機能がありません。（E * 16-1）<255で、範囲外の値が設定されている場合、LEMCオフセットは内部で0にリセットされます。デフォルトでは、の立ち上がりエッジ `SYSREF` LEMCカウンターを0にリセットします。ただし、システムデザインの間に大きな位相オフセットがある場合 `SYSREF` コンバーターデバイスとFPGAによってサンプリングされ、仮想的にシフトすることができます `SYSREF` このレジスタを使用してLEMCオフセットリセット値を変更することにより、エッジを調整します。	RW	コンパイル時間の短縮
RCLK[7..3]	予約	予約	RV	0x0
2	`sysref_singledet`	このレジスタは、の立ち上がりエッジの単一サンプルとのLEMC再調整を可能にします。 `SYSREF`。ビットはハードウェアによって一度自動クリアされます `SYSREF` サンプリングされます。ユーザーが必要な場合 `SYSREF` （リンクのリセットまたは再初期化のために）再度サンプリングするには、このビットを再度設定する必要があります。このレジスタには、もう1つの重要な機能もあります。JESD204CIPは、少なくとも `SYSREF` エッジがサンプリングされます。これは、間の競合状態を防ぐためです `SYSREF` TX（ロジックデバイス）でサンプリングされ、EoEMB送信の決定論的なタイミング。 0 =の立ち上がりエッジ `SYSREF` LEMCカウンターはリセットされません。 `SYSREF` 次に、このビットをクリアします。（デフォルト） Intelは1を使用することをお勧めします=の最初の立ち上がりエッジでLEMCカウンターをリセットします `sysref_singledet` と `sysref_alwayson` やりたいとしても `SYSREF` 連続検出モード。これは、このレジスタが次のことを示すことができるためです。 `SYSREF` これまでにサンプリングされました。このレジスタは、上記のような競合状態も防ぎます。のみを使用 `SYSREF` 単一検出モードでは、誤った検出はできません `SYSREF` 限目。	RW1S	0x1
1	`sysref_alwayson`	このレジスタは、のすべての立ち上がりエッジでLEMCの再調整を可能にします。 `SYSREF`。 LEMCカウンターは毎回リセットされます `SYSREF` 0から1への遷移が検出されます。 0 =の立ち上がりエッジ `SYSREF` LEMCカウンターはリセットされません。 1 =毎回LEMCカウンターを継続的にリセットします `SYSREF` 立ち上がりエッジ。このビットが設定されると、 `SYSREF` 期間は、内部の拡張マルチブロック期間に違反しないことを確認するためにチェックされます。この期間には、（E * 32）をn整数倍することしかできません。注: このビットが設定されると、 `SYSREF` 期間は、内部の拡張マルチブロック期間に違反しないことを確認するためにチェックされます。この期間には、（E * 32）をn整数倍することしかできません。の場合 `SYSREF` 期間は、ローカルの拡張マルチブロック期間とは異なります。 `sysref_lemc_err` （0x60）レジスタがアサートされ、割り込みがトリガーされます。変更したい場合 `SYSREF` 期間中、このビットは最初に0に設定する必要があります。後 `SYSREF` クロックが安定し、このビットが1に設定されて、新しいの立ち上がりエッジがサンプリングされます。 `SYSREF`。	RW	0x0
0	`link_reinit`	JESD204C IPは、すべての内部パイプステージとステータスをリセットすることにより、RXリンクを再初期化しますが、これは含まれません。 `SYSREF` 検出情報。（このビットは、ハードウェアによってリンクの再初期化が入力されると自動的にクリアされます）。 0 =リンク再開要求なし（デフォルト） 1 =リンクを再初期化します。	RW1S	0x0

表 73. rx_errこのレジスタは、FPGAIPで検出されたエラーをログに記録します。 RXエラーイネーブルレジスタの対応するビットによって有効にされると、レジスタの各セットビットは割り込みを生成します（ *rx_err_enable（0x64）*）。割り込みを処理した後、ソフトウェアは適切な処理済み割り込みステータスビットをクリアし、他の割り込みが保留されていないことを確認する必要があります。
オフセット：0x60
ビット	名称	説明	属性	Reset
31:23	予約	予約	RV	0x0
22	`ecc_fatal_err`	ECCの致命的なエラーが発生したときにアサートします。これは、検出されて修正されていないダブルビットエラーを反映しています。	RW1C	0x0
21	`ecc_corrected_err`	ECCエラーが修正されたときにアサートします。これは、検出および修正されたシングルビットエラーを反映しています。	RW1C	0x0
20	`eb_full_err`	RXエラスティックバッファのいずれかがオーバーフロー状態を検出したときにアサートします。	RW1C	0x0
19	`emb_unlock_err`	エラーカウント>エラーしきい値が原因でEMBアライメントロジックのいずれかが「ロック解除」を検出したときにアサートします。 `EMB_UNLOCK`= 1。	RW1C	0x0
18	`sh_unlock_err`	エラーカウント>エラーしきい値が原因で、同期ヘッダーアライメントロジックのいずれかが「ロック解除」を検出したときにアサートします。 `SH_UNLOCK`= 1。	RW1C	0x0
17	`rx_gb_overflow_err`	レーンのRXギアボックスのいずれかでオーバーフローが発生したときにアサートします。	RW1C	0x0
16	`rx_gb_underflow_err`	レーンのRXギアボックスのいずれかでアンダーフローが発生したときにアサートします。	RW1C	0x0
15	予約済み	「修正不可能なFECエラー」のホルダーを配置	RV	0x0
14	`crc_err`	RX CRCジェネレーターが、同期ワードで受信したパリティと一致しないパリティを計算しました	RW1C	0x0
13	予約済み	「コマンドチャネルの予想よりも小さいペイロード」のホルダーを配置します。この検出をアプリケーション層に移動します。	RV	0x0
12	予約済み	「無効なコマンドチャネルヘッダー」のプレースホルダー。この検出をアプリケーション層に移動します。	RV	0x0
11	`cmd_par_err`	特定の同期ワードのコマンドチャネルデータの最後のパリティビットが、受信したコマンドチャネルビットの計算されたパリティと一致しません。	RW1C	0x0
10	`invalid_eoemb`	パイロット信号のEoEMB識別子に予期しない値があります。	RW1C	0x0
9	`invalid_eomb`	パイロット信号の「00001」シーケンスは、同期ワードの予想される場所で受信されません。	RW1C	0x0
8	`invalid_sync_header`	予想される同期ヘッダーの場所で「11」または「00」を受信	RW1C	0x0
7	`lane_deskew_err`	レーン間デスキューがLEMC境界を超えるとアサートされます。このエラーは次の場合にトリガーされます `rbd_offset` が正しくプログラムされていないか、デバイス内またはマルチデバイス間でレーン間のスキューがLEMC境界を超えています。すべてのレーンのEoEMBは、1つのLEMC境界内にある必要があります。参照する確定的レイテンシー詳細については。	RW1C	0x0
6	`pcfifo_empty_err`	JESD204Cリンクの実行中に、検出された位相補償FIFOの1つ以上のレーンが予期せず空になりました。注: このビットがトリガーされた場合は、JESD204Cリンクをリセットする必要があります。トランシーバーチャネル、およびJESD204CIPリンクリセットを適用する必要があります。	RW1C	0x0
5	`pcfifo_full_err`	JESD204Cリンクの実行中に、検出された位相補償FIFOの1つ以上のレーンが予期せずいっぱいになりました。注: このビットがトリガーされた場合は、JESD204Cリンクをリセットする必要があります。トランシーバーチャネル、およびJESD204CIPリンクリセットを適用する必要があります。	RW1C	0x0
4	`cdr_locked_err`	JESD204Cリンクの実行中に、ロックされたCDRの1つ以上のレーンがロックを失うことを検出しました。	RW1C	0x0
3	`cmd_ready_err`	このエラービットは、コマンドチャネルがJESD204Cリンクで使用されている場合にのみ適用されます。このエラービットは、アップストリームコンポーネントがディアサートした場合にアサートされます `j204c_rx_cmd_ready` リンク層がコマンドを送信している間の信号（経由 `j204c_rx_cmd_valid`）。	RW1C	0x0
2	`frame_data_ready_err`	このエラービットは、データが有効なときにRXがAvalon-STバス上でアップストリームコンポーネントによって準備ができているデータが0であることを検出した場合にアサートされます。トランスポート層は、システム内のアップストリームデバイス（Avalon-STシンクコンポーネント）が常にトランスポート層から有効なデータを受信する準備ができていることを期待しています。注: このエラー検出が必要ない場合、ユーザーはアップストリームからのデータレディ信号を1に接続できます。 `j204_rx_avst_ready` トランスポート層で。	RW1C	0x0
1	`dll_data_ready_err`	このエラービットは、データが有効なときにRXがAvalon-STバス上でアップストリームコンポーネントによって準備ができているデータが0であることを検出した場合にアサートされます。デザイン上、JESD204C RX IPコアは、アップストリームデバイス（JESD204Cトランスポート層/アプリケーション層）が常にJESD204C RXIPから有効なデータを受信する準備ができていることを想定しています。注: このエラー検出が必要ない場合、ユーザーはAvalon-STをタイオフできます。 `j204_rx_avst_ready` 1への信号。	RW1C	0x0
0	`sysref_lemc_err`	いつ `sysref_alwayson` （0x54）レジスタが1に設定されている場合、LEMCカウンタは `SYSREF` periodは、（E * 32）のn整数乗数であるLEMCカウンターと一致します。の場合 `SYSREF` 期間がLEMC期間と一致しない場合、IPはこのビットをアサートします。	RW1C	0x0

表 74. rx_err_enこのレジスタは、割り込みを生成するエラータイプを有効にします。レジスタビットに0を設定すると、特定のエラータイプが割り込みを生成できなくなります。
オフセット：0x64
ビット	名称	説明	属性	Reset
31:23	予約	予約	RV	0x0
22	`ecc_fatal_err_en`	ECC致命的エラー割り込みイネーブル	RW	0x1
21	`ecc_corrected_err_en`	ECC修正エラー割り込みイネーブル	RW	0x0
20	`eb_full_err_en`	エラスティックバッファフルエラー割り込みイネーブル	RW	0x1
19	`emb_unlock_err_en`	EMBアライメントロック解除エラー割り込みイネーブル	RW	0x1
18	`sh_unlock_err_en`	同期ヘッダーアライメントロック解除エラー割り込みイネーブル	RW	0x1
17	`rx_gb_overflow_err_en`	ギアボックスオーバーフローエラー割り込みイネーブル	RW	0x1
16	`rx_gb_underflow_err_en`	ギアボックスアンダーフローエラー割り込みイネーブル	RW	0x1
15	予約済み	予約済み	RV	0x0
14	`crc_err_en`	CRCエラー割り込みイネーブル	RW	0x1
13	予約済み	予約済み	RV	0x0
12	予約済み	予約済み	RV	0x0
11	`cmd_par_err_en`	コマンドパリティエラー割り込みイネーブル	RW	0x1
10	`invalid_eoemb_en`	無効なEoEMBエラー割り込みイネーブル	RW	0x1
9	`invalid_eomb_en`	無効なEoMBエラー割り込みイネーブル	RW	0x1
8	`invalid_sync_header_en`	無効な同期ヘッダーエラー割り込みイネーブル	RW	0x1
7	`lane_deskew_err_en`	レーンデスキューエラー割り込みイネーブル	RW	0x1
6	`pcfifo_empty_err_en`	PCFIFO空エラー割り込みイネーブル	RW	0x1
5	`pcfifo_full_err_en`	PCFIFOフルエラー割り込みイネーブル	RW	0x1
4	`cdr_locked_err_en`	CDRロストロックエラー割り込みイネーブル	RW	0x1
3	`cmd_ready_err_en`	コマンドデータレディエラー割り込みイネーブル	RW	0x0
2	`frame_data_ready_err_en`	フレームデータレディエラー割り込みイネーブル	RW	0x0
1	`dll_data_ready_err_en`	リンクデータレディエラー割り込みイネーブル	RW	0x0
0	`sysref_lemc_err_en`	`SYSREF` LEMCエラー割り込みイネーブル	RW	0x1

表 75. rx_err_link_reinitこのレジスタは、リンクの再初期化を生成するエラータイプを有効にします。レジスタビットに0を設定すると、特定のエラータイプがリンクの再初期化から無効になります。
オフセット：0x68
ビット	名称	説明	属性	Reset
31:23	予約	予約	RV	0x0
22	`ecc_fatal_err_en_reinit`	ECC致命的エラーの再初期化を有効にする	RW	0x0
21	`ecc_corrected_err_en_reinit`	ECC修正エラー再初期化の有効化	RW	0x0
20	`eb_full_err_en_reinit`	エラスティックバッファフルエラー再初期化の有効化	RW	0x0
19	予約済み	予約済み	RV	0x0
18	予約済み	予約済み	RV	0x0
17	`rx_gb_overflow_err_en_reinit`	ギアボックスオーバーフローエラーの再初期化を有効にする	RW	0x0
16	`rx_gb_underflow_err_en_reinit`	ギアボックスアンダーフローエラーの再初期化を有効にする	RW	0x0
15	予約済み	予約済み	RV	0x0
14	`crc_err_en_reinit`	CRCエラーの再初期化を有効にする	RW	0x0
13	予約済み	予約済み	RV	0x0
12	予約済み	予約済み	RV	0x0
11	`cmd_par_err_en_reinit`	コマンドパリティエラーの再初期化を有効にする	RW	0x0
10	`invalid_eoemb_en_reinit`	無効なEoEMBエラー再初期化の有効化	RW	0x0
9	`invalid_eomb_en_reinit`	無効なEoMBエラー再初期化の有効化	RW	0x0
8	`invalid_sync_header_en_reinit`	無効な同期ヘッダーエラーの再初期化の有効化	RW	0x0
7	`lane_deskew_err_en_reinit`	レーンデスキューエラーの再初期化を有効にする	RW	0x0
6	`pcfifo_empty_err_en_reinit`	PCFIFO空エラー再初期化の有効化。注：リンクの再初期化シーケンスはトランシーバーの再初期化ステップをカバーしていないため、このようなエラーはリンクの再初期化によって回復されません。	RW	0x0
5	`pcfifo_full_err_en_reinit`	PCFIFO完全エラー再初期化を有効にします。注：リンクの再初期化シーケンスはトランシーバーの再初期化ステップをカバーしていないため、このようなエラーはリンクの再初期化によって回復されません。	RW	0x0
4	`cdr_locked_err_en_reinit`	CDRロストロックエラー再初期化の有効化。注：リンクの再初期化シーケンスはトランシーバーの再初期化ステップをカバーしていないため、このようなエラーはリンクの再初期化によって回復されません。	RW	0x0
3	`cmd_ready_err_en_reinit`	コマンドデータレディエラー再初期化イネーブル	RW	0x0
2	`frame_data_ready_err_en_reinit`	フレームデータレディエラー再初期化の有効化	RW	0x0
1	`dll_data_ready_err_en_reinit`	リンクデータレディエラー再初期化の有効化	RW	0x0
0	`sysref_lemc_err_en_reinit`	SYSREFLEMCエラー再初期化の有効化	RW	0x0

表 76. rx_status0デバッグに役立つ内部信号とカウンタのポートを監視します。
オフセット：0x80

注: コンパイル時固有のビットの場合、リセット値を変更するには再コンパイルする必要があります。
ビット	名称	説明	属性	Reset
31:30	予約	予約	RV	0x0
29	`sysref_det_pending`	それを示してください `SYSREF` まだ検出されていません。設定する必要があります `sysref_singledet` リンクの初期化を有効にします。	ROV	0x0
28	`reinit_in_prog`	自動または手動のリンク再初期化が進行中であることを示します。	ROV	0x0
27:19	`rbd_count_early`	いつ `rbd_count_early` = 0、これは、最も早いレーンがLEMC境界のリンク内に到着することを示します。いつ `rbd_count_early` = 1、これは、最も早いレーンがLEMC境界の後の1リンククロックサイクルでリンク内に到着することを示します。	ROV	0x0
18:10	`rbd_count`	このレジスタから報告される有効な値は0〜512です。 `rbd_count` = 0の場合、これは最新のレーンがリンク内のLEMC境界に到着することを示します。いつ `rbd_count` = 1、これは、最新のレーンがLEMC境界の後の1リンククロックサイクルでリンク内に到着することを示します。注: リンクへの最新のレーン到着がLEMC境界に近すぎる場合、インテルはRBDリリースの機会を設定することをお勧めします（`rbd_offset`）少なくとも2リンククロック離れている `rbd_count` 最悪の場合のパワーサイクル変動に対応するため。詳しくは、確定的レイテンシーを参照してください。	ROV	0x0
RCLK[9..2]	`lemc_period`	Eを表す：拡張マルチブロック内のマルチブロックの数	RO	コンパイル時間の短縮
RCLK[1..0]	`sh_config`	b00: CRC-12 b01：スタンドアロンコマンドチャネル予約（CRC-3） FEC付きb11	RO	コンパイル時間の短縮

表 77. rx_status1デバッグに役立つ内部信号とカウンタのポートを監視します。
オフセット：0x84
ビット	名称	説明	属性	Reset
31	`lane15_rx_pcfifo_empty`	レーン15のRX位相補償FIFOステータス空フラグ	ROV	0x0
30	`lane14_rx_pcfifo_empty`	レーン14のRX位相補償FIFOステータス空フラグ	ROV	0x0
29	`lane13_rx_pcfifo_empty`	レーン13のRX位相補償FIFOステータス空フラグ	ROV	0x0
28	`lane12_rx_pcfifo_empty`	レーン12のRX位相補償FIFOステータス空フラグ	ROV	0x0
27	`lane11_rx_pcfifo_empty`	レーン11のRX位相補償FIFOステータス空フラグ	ROV	0x0
26	`lane10_rx_pcfifo_empty`	レーン10のRX位相補償FIFOステータス空フラグ	ROV	0x0
25	`lane9_rx_pcfifo_empty`	レーン9のRX位相補償FIFOステータス空フラグ	ROV	0x0
24	`lane8_rx_pcfifo_empty`	レーン8のRX位相補償FIFOステータス空フラグ	ROV	0x0
23	`lane7_rx_pcfifo_empty`	レーン7のRX位相補償FIFOステータス空フラグ	ROV	0x0
22	`lane6_rx_pcfifo_empty`	レーン6のRX位相補償FIFOステータス空フラグ	ROV	0x0
21	`lane5_rx_pcfifo_empty`	レーン5のRX位相補償FIFOステータス空フラグ	ROV	0x0
20	`lane4_rx_pcfifo_empty`	レーン4のRX位相補償FIFOステータス空フラグ	ROV	0x0
19	`lane3_rx_pcfifo_empty`	レーン3のRX位相補償FIFOステータス空フラグ	ROV	0x0
18	`lane2_rx_pcfifo_empty`	レーン2のRX位相補償FIFOステータス空フラグ	ROV	0x0
17	`lane1_rx_pcfifo_empty`	レーン1のRX位相補償FIFOステータス空フラグ	ROV	0x0
16	`lane0_rx_pcfifo_empty`	レーン0のRX位相補償FIFOステータス空フラグ	ROV	0x0
15	`lane15_rx_pcfifo_full`	レーン15のRX位相補償FIFOステータスフルフラグ	ROV	0x0
14	`lane14_rx_pcfifo_full`	レーン14のRX位相補償FIFOステータスフルフラグ	ROV	0x0
13	`lane13_rx_pcfifo_full`	レーン13のRX位相補償FIFOステータスフルフラグ	ROV	0x0
12	`lane12_rx_pcfifo_full`	レーン12のRX位相補償FIFOステータスフルフラグ	ROV	0x0
11	`lane11_rx_pcfifo_full`	レーン11のRX位相補償FIFOステータスフルフラグ	ROV	0x0
10	`lane10_rx_pcfifo_full`	レーン10のRX位相補償FIFOステータスフルフラグ	ROV	0x0
9	`lane9_rx_pcfifo_full`	レーン9のRX位相補償FIFOステータスフルフラグ	ROV	0x0
8	`lane8_rx_pcfifo_full`	レーン8のRX位相補償FIFOステータスフルフラグ	ROV	0x0
7	`lane7_rx_pcfifo_full`	レーン7のRX位相補償FIFOステータスフルフラグ	ROV	0x0
6	`lane6_rx_pcfifo_full`	レーン6のRX位相補償FIFOステータスフルフラグ	ROV	0x0
5	`lane5_rx_pcfifo_full`	レーン5のRX位相補償FIFOステータスフルフラグ	ROV	0x0
4	`lane4_rx_pcfifo_full`	レーン4のRX位相補償FIFOステータスフルフラグ	ROV	0x0
3	`lane3_rx_pcfifo_full`	レーン3のRX位相補償FIFOステータスフルフラグ	ROV	0x0
2	`lane2_rx_pcfifo_full`	レーン2のRX位相補償FIFOステータスフルフラグ	ROV	0x0
1	`lane1_rx_pcfifo_full`	レーン1のRX位相補償FIFOステータスフルフラグ	ROV	0x0
0	`lane0_rx_pcfifo_full`	レーン0のRX位相補償FIFOステータスフルフラグ	ROV	0x0

表 78. rx_status2デバッグに役立つ内部信号とカウンタのポートを監視します。
オフセット：0x88
ビット	名称	説明	属性	Reset
31	`lane15_rx_cdr_locked`	レーン15のRXCDRロックステータスフラグ	ROV	0x0
30	`lane14_rx_cdr_locked`	レーン14のRXCDRロックステータスフラグ	ROV	0x0
29	`lane13_rx_cdr_locked`	レーン13のRXCDRロックステータスフラグ	ROV	0x0
28	`lane12_rx_cdr_locked`	レーン12のRXCDRロックステータスフラグ	ROV	0x0
27	`lane11_rx_cdr_locked`	レーン11のRXCDRロックステータスフラグ	ROV	0x0
26	`lane10_rx_cdr_locked`	レーン10のRXCDRロックステータスフラグ	ROV	0x0
25	`lane9_rx_cdr_locked`	レーン9のRXCDRロックステータスフラグ	ROV	0x0
24	`lane8_rx_cdr_locked`	レーン8のRXCDRロックステータスフラグ	ROV	0x0
23	`lane7_rx_cdr_locked`	レーン7のRXCDRロックステータスフラグ	ROV	0x0
22	`lane6_rx_cdr_locked`	レーン6のRXCDRロックステータスフラグ	ROV	0x0
21	`lane5_rx_cdr_locked`	レーン5のRXCDRロックステータスフラグ	ROV	0x0
20	`lane4_rx_cdr_locked`	レーン4のRXCDRロックステータスフラグ	ROV	0x0
19	`lane3_rx_cdr_locked`	レーン3のRXCDRロックステータスフラグ	ROV	0x0
18	`lane2_rx_cdr_locked`	レーン2のRXCDRロックステータスフラグ	ROV	0x0
17	`lane1_rx_cdr_locked`	レーン1のRXCDRロックステータスフラグ	ROV	0x0
16	`lane0_rx_cdr_locked`	レーン0のRXCDRロックステータスフラグ	ROV	0x0
15	`lane15_rx_xcvr_ready`	レーン15のRXトランシーバー準備完了ステータスフラグ	ROV	0x0
14	`lane14_rx_xcvr_ready`	レーン14のRXトランシーバー準備完了ステータスフラグ	ROV	0x0
13	`lane13_rx_xcvr_ready`	レーン13のRXトランシーバー準備完了ステータスフラグ	ROV	0x0
12	`lane12_rx_xcvr_ready`	レーン12のRXトランシーバー準備完了ステータスフラグ	ROV	0x0
11	`lane11_rx_xcvr_ready`	レーン11のRXトランシーバレディステータスフラグ	ROV	0x0
10	`lane10_rx_xcvr_ready`	レーン10のRXトランシーバー準備完了ステータスフラグ	ROV	0x0
9	`lane9_rx_xcvr_ready`	レーン9のRXトランシーバー準備完了ステータスフラグ	ROV	0x0
8	`lane8_rx_xcvr_ready`	レーン8のRXトランシーバー準備完了ステータスフラグ	ROV	0x0
7	`lane7_rx_xcvr_ready`	レーン7のRXトランシーバー準備完了ステータスフラグ	ROV	0x0
6	`lane6_rx_xcvr_ready`	レーン6のRXトランシーバー準備完了ステータスフラグ	ROV	0x0
5	`lane5_rx_xcvr_ready`	レーン5のRXトランシーバー準備完了ステータスフラグ	ROV	0x0
4	`lane4_rx_xcvr_ready`	レーン4のRXトランシーバー準備完了ステータスフラグ	ROV	0x0
3	`lane3_rx_xcvr_ready`	レーン3のRXトランシーバー準備完了ステータスフラグ	ROV	0x0
2	`lane2_rx_xcvr_ready`	レーン2のRXトランシーバー準備完了ステータスフラグ	ROV	0x0
1	`lane1_rx_xcvr_ready`	レーン1のRXトランシーバー準備完了ステータスフラグ	ROV	0x0
0	`lane0_rx_xcvr_ready`	レーン0のRXトランシーバー準備完了ステータスフラグ	ROV	0x0

表 79. rx_status3デバッグに役立つ内部信号とカウンタのポートを監視します。
オフセット：0x8C
ビット	名称	説明	属性	Reset
31	`lane15_rx_gb_empty`	レーン15のRXギアボックス空ステータスフラグ	ROV	0x0
30	`lane14_rx_gb_empty`	レーン14のRXギアボックス空ステータスフラグ	ROV	0x0
29	`lane13_rx_gb_empty`	レーン13のRXギアボックス空ステータスフラグ	ROV	0x0
28	`lane12_rx_gb_empty`	レーン12のRXギアボックス空ステータスフラグ	ROV	0x0
27	`lane11_rx_gb_empty`	レーン11のRXギアボックス空ステータスフラグ	ROV	0x0
26	`lane10_rx_gb_empty`	レーン10のRXギアボックス空ステータスフラグ	ROV	0x0
25	`lane9_rx_gb_empty`	レーン9のRXギアボックス空ステータスフラグ	ROV	0x0
24	`lane8_rx_gb_empty`	レーン8のRXギアボックス空ステータスフラグ	ROV	0x0
23	`lane7_rx_gb_empty`	レーン7のRXギアボックス空ステータスフラグ	ROV	0x0
22	`lane6_rx_gb_empty`	レーン6のRXギアボックス空ステータスフラグ	ROV	0x0
21	`lane5_rx_gb_empty`	レーン5のRXギアボックス空ステータスフラグ	ROV	0x0
20	`lane4_rx_gb_empty`	レーン4のRXギアボックス空ステータスフラグ	ROV	0x0
19	`lane3_rx_gb_empty`	レーン3のRXギアボックス空ステータスフラグ	ROV	0x0
18	`lane2_rx_gb_empty`	レーン2のRXギアボックス空ステータスフラグ	ROV	0x0
17	`lane1_rx_gb_empty`	レーン1のRXギアボックス空ステータスフラグ	ROV	0x0
16	`lane0_rx_gb_empty`	レーン0のRXギアボックス空ステータスフラグ	ROV	0x0
15	`lane15_rx_gb_full`	レーン15のRXギアボックスフルステータスフラグ	ROV	0x0
14	`lane14_rx_gb_full`	レーン14のRXギアボックスフルステータスフラグ	ROV	0x0
13	`lane13_rx_gb_full`	レーン13のRXギアボックスフルステータスフラグ	ROV	0x0
12	`lane12_rx_gb_full`	レーン12のRXギアボックスフルステータスフラグ	ROV	0x0
11	`lane11_rx_gb_full`	レーン11のRXギアボックスフルステータスフラグ	ROV	0x0
10	`lane10_rx_gb_full`	レーン10のRXギアボックスフルステータスフラグ	ROV	0x0
9	`lane9_rx_gb_full`	レーン9のRXギアボックスフルステータスフラグ	ROV	0x0
8	`lane8_rx_gb_full`	レーン8のRXギアボックスフルステータスフラグ	ROV	0x0
7	`lane7_rx_gb_full`	レーン7のRXギアボックスフルステータスフラグ	ROV	0x0
6	`lane6_rx_gb_full`	レーン6のRXギアボックスフルステータスフラグ	ROV	0x0
5	`lane5_rx_gb_full`	レーン5のRXギアボックスフルステータスフラグ	ROV	0x0
4	`lane4_rx_gb_full`	レーン4のRXギアボックスフルステータスフラグ	ROV	0x0
3	`lane3_rx_gb_full`	レーン3のRXギアボックスフルステータスフラグ	ROV	0x0
2	`lane2_rx_gb_full`	レーン2のRXギアボックスフルステータスフラグ	ROV	0x0
1	`lane1_rx_gb_full`	レーン1のRXギアボックスフルステータスフラグ	ROV	0x0
0	`lane0_rx_gb_full`	レーン0のRXギアボックスフルステータスフラグ	ROV	0x0

表 80. rx_status4デバッグに役立つ内部信号とカウンタのポートを監視します。
オフセット：0x90
ビット	名称	説明	属性	Reset
31	`lane15_sh_err`	レーン15のRX同期ヘッダーアライメントエラーステータスフラグ	ROV	0x0
30	`lane14_sh_err`	レーン14のRX同期ヘッダーアライメントエラーステータスフラグ	ROV	0x0
29	`lane13_sh_err`	レーン13のRX同期ヘッダーアライメントエラーステータスフラグ	ROV	0x0
28	`lane12_sh_err`	レーン12のRX同期ヘッダーアライメントエラーステータスフラグ	ROV	0x0
27	`lane11_sh_err`	レーン11のRX同期ヘッダーアライメントエラーステータスフラグ	ROV	0x0
26	`lane10_sh_err`	レーン10のRX同期ヘッダーアライメントエラーステータスフラグ	ROV	0x0
25	`lane9_sh_err`	レーン9のRX同期ヘッダーアライメントエラーステータスフラグ	ROV	0x0
24	`lane8_sh_err`	レーン8のRX同期ヘッダーアライメントエラーステータスフラグ	ROV	0x0
23	`lane7_sh_err`	レーン7のRX同期ヘッダーアライメントエラーステータスフラグ	ROV	0x0
22	`lane6_sh_err`	レーン6のRX同期ヘッダーアライメントエラーステータスフラグ	ROV	0x0
21	`lane5_sh_err`	レーン5のRX同期ヘッダーアライメントエラーステータスフラグ	ROV	0x0
20	`lane4_sh_err`	レーン4のRX同期ヘッダーアライメントエラーステータスフラグ	ROV	0x0
19	`lane3_sh_err`	レーン3のRX同期ヘッダーアライメントエラーステータスフラグ	ROV	0x0
18	`lane2_sh_err`	レーン2のRX同期ヘッダーアライメントエラーステータスフラグ	ROV	0x0
17	`lane1_sh_err`	レーン1のRX同期ヘッダーアライメントエラーステータスフラグ	ROV	0x0
16	`lane0_sh_err`	レーン0のRX同期ヘッダーアライメントエラーステータスフラグ	ROV	0x0
15	`lane15_sh_lock`	レーン15のRX同期ヘッダーアライメントロックステータスフラグ	ROV	0x0
14	`lane14_sh_lock`	レーン14のRX同期ヘッダーアライメントロックステータスフラグ	ROV	0x0
13	`lane13_sh_lock`	レーン13のRX同期ヘッダーアライメントロックステータスフラグ	ROV	0x0
12	`lane12_sh_lock`	レーン12のRX同期ヘッダーアライメントロックステータスフラグ	ROV	0x0
11	`lane11_sh_lock`	レーン11のRX同期ヘッダーアライメントロックステータスフラグ	ROV	0x0
10	`lane10_sh_lock`	レーン10のRX同期ヘッダーアライメントロックステータスフラグ	ROV	0x0
9	`lane9_sh_lock`	レーン9のRX同期ヘッダーアライメントロックステータスフラグ	ROV	0x0
8	`lane8_sh_lock`	レーン8のRX同期ヘッダーアライメントロックステータスフラグ	ROV	0x0
7	`lane7_sh_lock`	レーン7のRX同期ヘッダーアライメントロックステータスフラグ	ROV	0x0
6	`lane6_sh_lock`	レーン6のRX同期ヘッダーアライメントロックステータスフラグ	ROV	0x0
5	`lane5_sh_lock`	レーン5のRX同期ヘッダーアライメントロックステータスフラグ	ROV	0x0
4	`lane4_sh_lock`	レーン4のRX同期ヘッダーアライメントロックステータスフラグ	ROV	0x0
3	`lane3_sh_lock`	レーン3のRX同期ヘッダーアライメントロックステータスフラグ	ROV	0x0
2	`lane2_sh_lock`	レーン2のRX同期ヘッダーアライメントロックステータスフラグ	ROV	0x0
1	`lane1_sh_lock`	レーン1のRX同期ヘッダーアライメントロックステータスフラグ	ROV	0x0
0	`lane0_sh_lock`	レーン0のRX同期ヘッダーアライメントロックステータスフラグ	ROV	0x0

表 81. rx_status5デバッグに役立つ内部信号とカウンタのポートを監視します。
オフセット：0x94
ビット	名称	説明	属性	Reset
RCLK[31..16]	予約	予約	RV	0x0
15	`lane15_emb_lock`	レーン15のRXEMBアライメントロックステータスフラグ	ROV	0x0
14	`lane14_emb_lock`	レーン14のRXEMBアライメントロックステータスフラグ	ROV	0x0
13	`lane13_emb_lock`	レーン13のRXEMBアライメントロックステータスフラグ	ROV	0x0
12	`lane12_emb_lock`	レーン12のRXEMBアライメントロックステータスフラグ	ROV	0x0
11	`lane11_emb_lock`	レーン11のRXEMBアライメントロックステータスフラグ	ROV	0x0
10	`lane10_emb_lock`	レーン10のRXEMBアライメントロックステータスフラグ	ROV	0x0
9	`lane9_emb_lock`	レーン9のRXEMBアライメントロックステータスフラグ	ROV	0x0
8	`lane8_emb_lock`	レーン8のRXEMBアライメントロックステータスフラグ	ROV	0x0
7	`lane7_emb_lock`	レーン7のRXEMBアライメントロックステータスフラグ	ROV	0x0
6	`lane6_emb_lock`	レーン6のRXEMBアライメントロックステータスフラグ	ROV	0x0
5	`lane5_emb_lock`	レーン5のRXEMBアライメントロックステータスフラグ	ROV	0x0
4	`lane4_emb_lock`	レーン4のRXEMBアライメントロックステータスフラグ	ROV	0x0
3	`lane3_emb_lock`	レーン3のRXEMBアライメントロックステータスフラグ	ROV	0x0
2	`lane2_emb_lock`	レーン2のRXEMBアライメントロックステータスフラグ	ROV	0x0
1	`lane1_emb_lock`	レーン1のRXEMBアライメントロックステータスフラグ	ROV	0x0
0	`lane0_emb_lock`	レーン0のRXEMBアライメントロックステータスフラグ	ROV	0x0

表 82. rx_status6デバッグに役立つ内部信号とカウンタのポートを監視します。
オフセット：0x98
ビット	名称	説明	属性	Reset
RCLK[31..16]	予約	予約	RV	0x0
15	`lane15_rx_eb_full`	レーン15のRXElasticバッファフルステータスフラグ	ROV	0x0
14	`lane14_rx_eb_full`	レーン14のRXElasticバッファフルステータスフラグ	ROV	0x0
13	`lane13_rx_eb_full`	レーン13のRXElasticバッファフルステータスフラグ	ROV	0x0
12	`lane12_rx_eb_full`	レーン12のRXElasticバッファフルステータスフラグ	ROV	0x0
11	`lane11_rx_eb_full`	レーン11のRXElasticバッファフルステータスフラグ	ROV	0x0
10	`lane10_rx_eb_full`	レーン10のRXElasticバッファフルステータスフラグ	ROV	0x0
9	`lane9_rx_eb_full`	レーン9のRXElasticバッファフルステータスフラグ	ROV	0x0
8	`lane8_rx_eb_full`	レーン8のRXElasticバッファフルステータスフラグ	ROV	0x0
7	`lane7_rx_eb_full`	レーン7のRXElasticバッファフルステータスフラグ	ROV	0x0
6	`lane6_rx_eb_full`	レーン6のRXElasticバッファフルステータスフラグ	ROV	0x0
5	`lane5_rx_eb_full`	レーン5のRXElasticバッファフルステータスフラグ	ROV	0x0
4	`lane4_rx_eb_full`	レーン4のRXElasticバッファフルステータスフラグ	ROV	0x0
3	`lane3_rx_eb_full`	レーン3のRXElasticバッファフルステータスフラグ	ROV	0x0
2	`lane2_rx_eb_full`	レーン2のRXElasticバッファフルステータスフラグ	ROV	0x0
1	`lane1_rx_eb_full`	レーン1のRXElasticバッファフルステータスフラグ	ROV	0x0
0	`lane0_rx_eb_full`	レーン0のRXElasticバッファフルステータスフラグ	ROV	0x0

表 83. rx_status7デバッグに役立つ内部信号とカウンタのポートを監視します。
オフセット：0x9C
ビット	名称	説明	属性	Reset
RCLK[31..16]	予約	予約	RV	0x0
15	`lane15_rx_polarity`	レーン15のRX極性反転ステータスフラグ	ROV	0x0
14	`lane14_rx_polarity`	レーン14のRX極性反転ステータスフラグ	ROV	0x0
13	`lane13_rx_polarity`	レーン13のRX極性反転ステータスフラグ	ROV	0x0
12	`lane12_rx_polarity`	レーン12のRX極性反転ステータスフラグ	ROV	0x0
11	`lane11_rx_polarity`	レーン11のRX極性反転ステータスフラグ	ROV	0x0
10	`lane10_rx_polarity`	レーン10のRX極性反転ステータスフラグ	ROV	0x0
9	`lane9_rx_polarity`	レーン9のRX極性反転ステータスフラグ	ROV	0x0
8	`lane8_rx_polarity`	レーン8のRX極性反転ステータスフラグ	ROV	0x0
7	`lane7_rx_polarity`	レーン7のRX極性反転ステータスフラグ	ROV	0x0
6	`lane6_rx_polarity`	レーン6のRX極性反転ステータスフラグ	ROV	0x0
5	`lane5_rx_polarity`	レーン5のRX極性反転ステータスフラグ	ROV	0x0
4	`lane4_rx_polarity`	レーン4のRX極性反転ステータスフラグ	ROV	0x0
3	`lane3_rx_polarity`	レーン3のRX極性反転ステータスフラグ	ROV	0x0
2	`lane2_rx_polarity`	レーン2のRX極性反転ステータスフラグ	ROV	0x0
1	`lane1_rx_polarity`	レーン1のRX極性反転ステータスフラグ	ROV	0x0
0	`lane0_rx_polarity`	レーン0のRX極性反転ステータスフラグ	ROV	0x0

表 84. rx_converter_param1コンバーターパラメータごとのリンクおよびトランスポート制御構成。
オフセット：0xC0

注: コンパイル時固有のビットの場合、リセット値を変更するには再コンパイルする必要があります。
ビット	名称	説明	属性	Reset
31:30	CS	コンバータサンプルあたりの制御ビット数。 1ベースの値。たとえば、0 = 0ビット、1 = 1ビットです。	RO	コンパイル時間の短縮
29	HD	高集積 FPGA	RO	コンパイル時間の短縮
RCLK[28..24]	N	コンバータサンプルあたりのデータビット数。 0ベースの値。たとえば、0 = 0ビット、1 = 2ビットです。注: CSRの索引付けは、パラメーターの索引付けとは異なります。 parameter = `d8の場合、このレジスタフィールドは` d7になります。	RO	コンパイル時間の短縮
23:16	M	デバイスあたりのコンバーターの数。 0ベースの値。たとえば、0 = 1コンバーター、1 = 2コンバーター。注: CSRの索引付けは、パラメーターの索引付けとは異なります。 parameter = `d8の場合、このレジスタフィールドは` d7になります。	RO	コンパイル時間の短縮
RCLK[15..8]	F	レーンごとのフレームごとのオクテット数。 0ベースの値。たとえば、0 = 1オクテット、1 = 2オクテットです。注: CSRの索引付けは、パラメーターの索引付けとは異なります。 parameter = `d8の場合、このレジスタフィールドは` d7になります。	RO	コンパイル時間の短縮
RCLK[7..4]	予約	予約	RV	0x0
RCLK[3..0]	L	リンクあたりのレーン数。 0ベースの値。たとえば、0 = 1レーン、1 = 2レーン。注: CSRの索引付けは、パラメーターの索引付けとは異なります。 parameter = `d8の場合、このレジスタフィールドは` d7になります。	RO	コンパイル時間の短縮

表 85. rx_converter_param2コンバーターパラメータごとのリンクおよびトランスポート制御構成。
オフセット：0xC4

注: コンパイル時固有のビットの場合、リセット値を変更するには再コンパイルする必要があります。
ビット	名称	説明	属性	Reset
31:24	E	拡張マルチブロック内のマルチブロックの数。 0ベースの値。たとえば、0 = 1マルチブロックは拡張マルチブロックを形成し、1 = 2マルチブロックは拡張マルチブロックを形成します。（256 Mod F）= 1の場合、Eは1より大きくなければなりません（レジスタ値は0より大きくなければなりません）。注: CSRの索引付けは、パラメーターの索引付けとは異なります。 parameter = `d8の場合、このレジスタフィールドは` d7になります	RO	コンパイル時間の短縮
23:21	予約	予約	RV	0x0
20:16	CF	リンクごとのフレームクロックごとの制御ワードの数。 1ベースの値。たとえば、0 = 0ワード、1 = 1ワードです。	RO	コンパイル時間の短縮
15:13	予約	予約	RO	0x0
RCLK[12..8]	S	コンバータのフレームサイクルあたりのサンプル数。 0ベースの値。たとえば、0 = 1サンプル、1 = 2サンプル。注: CSRの索引付けは、パラメーターの索引付けとは異なります。 parameter = `d8の場合、このレジスタフィールドは` d7になります	RO	コンパイル時間の短縮
RCLK[7..5]	`subclass_ver`	デバイスサブクラスバージョン b000 [9：0] b001 [9：1]	RO	コンパイル時間の短縮
RCLK[4..0]	NP	コンバータサンプルあたりのデータビット数+制御ビット数+テールビット数。 0ベースの値。たとえば、0 = 1ビット、1 = 2ビットです。	RO	コンパイル時間の短縮

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8.2. レシーバ・レジスター