JESD204C インテル® FPGA IPユーザーガイド

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ID 683108
日付 3/12/2021
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ドキュメント目次
ドキュメント目次 x
1. JESD204C Intel FPGAIPユーザーガイドについて 2. JESD204C Intel FPGA IPの概要 3. 機能の説明 4. 使用開始に際して 5. JESD204C Intel FPGAIPを使用したデザイン 6. Intel® FPGA IPパラメーター 7. インターフェイス信号 8. コントロール・レジスターおよびステータスレジスター 9. JESD204C Intel® FPGA IPユーザーガイドのアーカイブ 10. DMA Intel® FPGA IPユーザーガイドの改訂履歴
2. JESD204C Intel FPGA IPの概要 x
2.1. リリース情報 2.2. デバイスファミリーのサポート 2.3. JESD204C Intel® FPGA IPの機能 2.4. プリセット 2.5. パフォーマンスとリソース使用率
3. 機能の説明 x
3.1. クロック 3.2. ローカル拡張マルチブロック・クロック 3.3. CRCエンコーディングとデコーディング 3.4. スクランブラとデスクランブラ
3.1. クロック x
3.1.1. デバイスクロック 3.1.2. フレームクロックとリンククロック
3.2. ローカル拡張マルチブロック・クロック x
3.2.1. LEMCカウンター
4. 使用開始に際して x
4.1. インテルFPGA IPコアのインストールとライセンス取得 4.2. Intel® FPGA IP Evaluation Mode 4.3. IP Catalogとパラメーター・エディター 4.4. JESD204C IPのコンポーネント・ファイル 4.5. 新しい インテル® Quartus® Primeプロジェクトの作成 4.6. IPのパラメータ化と生成 4.7. デザインのコンパイル 4.8. FPGAデバイスのプログラミング
5. JESD204C Intel FPGAIPを使用したデザイン x
5.1. JESD204C TXおよびRXリセットシーケンス 5.2. コンフィグレーション・フェーズ 5.3. リンクの再初期化 5.4. SYSREF サンプリング 5.5. 割り込みとエラー処理 5.6. 確定的レイテンシー
5.5. 割り込みとエラー処理 x
5.5.1. TXおよびRXの割り込み設定 5.5.2. トップハーフのISRハンドラーの割り込み 5.5.3. 下半分のISRハンドラーの割り込み
7. インターフェイス信号 x
7.1. 送信機信号 7.2. 受信機信号
8. コントロール・レジスターおよびステータスレジスター x
8.1. トランスミッター・レジスター 8.2. レシーバ・レジスター
1. JESD204C Intel FPGAIPユーザーガイドについて
2. JESD204C Intel FPGA IPの概要
3. 機能の説明
4. 使用開始に際して
5. JESD204C Intel FPGAIPを使用したデザイン
6. Intel® FPGA IPパラメーター
7. インターフェイス信号
8. コントロール・レジスターおよびステータスレジスター
9. JESD204C Intel® FPGA IPユーザーガイドのアーカイブ
10. DMA Intel® FPGA IPユーザーガイドの改訂履歴

4.6. IPのパラメータ化と生成

参照する Intel FPGA IPパラメーター IPパラメータの値と説明について。

  1. IPカタログ内（ツール > IPカタログ）、を見つけてダブルクリックします JESD204C Intel® FPGA IP。
  2. カスタムIP バリエーションのトップレベル名を指定します。この名前が、プロジェクトのIP コア・バリエーション・ファイルを特定する名前になります。メッセージが表示された場合には、ターゲット Intel® FPGA デバイスファミリーと出力ファイルのHDL プリファレンスも指定します。OK をクリックします。
  3. コアをパラメータ化した後、[サンプルデザイン]タブに移動し、[ サンプルデザインを生成する シミュレーションテストベンチを作成します。にスキップ 5 デザイン例を生成したくない場合。
  4. <の名前を設定しますexample_design_directory>をクリックしてクリックします OK サポートファイルとスクリプトを生成します。
    テストベンチとスクリプトは<にありますexample_design_directory>>/シミュレーション フォルダ。

    ザ・ サンプルデザインを生成する オプションは、次のエンティティのサポートファイルを生成します。

    • シミュレーション用のIPコアデザイン例-を参照してください。 デザイン例の生成とシミュレーション それぞれのデザイン例ユーザーガイドのセクション。
    • 合成用のIPコアデザイン例-コンパイルを参照してください。 JESD204C デザイン例 それぞれのデザイン例ユーザーガイドのセクション。
  5. FinishまたはGenerateをクリックし、合成、ならびにIP バリエーションの仕様に対応するその他のオプションのファイルを生成します。パラメーター・エディターは、合成およびシミュレーション用にトップレベル.qipまたは.qsys IP バリエーション・ファイルおよびHDL ファイルを生成します。IP コアによっては、ハードウェアのテスト向けにテストベンチやデザイン例も同時に生成します。

    トップレベルIP バリエーションは、現在のQuartus IIプロジェクトに追加されます。プロジェクトに手動で.qipまたは.qsysファイルを追加するには、Project > Add/Remove Files in Projectをクリックします。適切にピン・アサインメントを行い、ポートを接続します。

注: 一部のパラメーターオプションは、選択した構成でサポートされていない場合、または派生パラメーターである場合はグレー表示されます。
レベル 2 の表題