JESD204C インテル® FPGA IPユーザーガイド

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ID 683108
日付 3/12/2021
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ドキュメント目次
ドキュメント目次 x
1. JESD204C Intel FPGAIPユーザーガイドについて 2. JESD204C Intel FPGA IPの概要 3. 機能の説明 4. 使用開始に際して 5. JESD204C Intel FPGAIPを使用したデザイン 6. Intel® FPGA IPパラメーター 7. インターフェイス信号 8. コントロール・レジスターおよびステータスレジスター 9. JESD204C Intel® FPGA IPユーザーガイドのアーカイブ 10. DMA Intel® FPGA IPユーザーガイドの改訂履歴
2. JESD204C Intel FPGA IPの概要 x
2.1. リリース情報 2.2. デバイスファミリーのサポート 2.3. JESD204C Intel® FPGA IPの機能 2.4. プリセット 2.5. パフォーマンスとリソース使用率
3. 機能の説明 x
3.1. クロック 3.2. ローカル拡張マルチブロック・クロック 3.3. CRCエンコーディングとデコーディング 3.4. スクランブラとデスクランブラ
3.1. クロック x
3.1.1. デバイスクロック 3.1.2. フレームクロックとリンククロック
3.2. ローカル拡張マルチブロック・クロック x
3.2.1. LEMCカウンター
4. 使用開始に際して x
4.1. インテルFPGA IPコアのインストールとライセンス取得 4.2. Intel® FPGA IP Evaluation Mode 4.3. IP Catalogとパラメーター・エディター 4.4. JESD204C IPのコンポーネント・ファイル 4.5. 新しい インテル® Quartus® Primeプロジェクトの作成 4.6. IPのパラメータ化と生成 4.7. デザインのコンパイル 4.8. FPGAデバイスのプログラミング
5. JESD204C Intel FPGAIPを使用したデザイン x
5.1. JESD204C TXおよびRXリセットシーケンス 5.2. コンフィグレーション・フェーズ 5.3. リンクの再初期化 5.4. SYSREF サンプリング 5.5. 割り込みとエラー処理 5.6. 確定的レイテンシー
5.5. 割り込みとエラー処理 x
5.5.1. TXおよびRXの割り込み設定 5.5.2. トップハーフのISRハンドラーの割り込み 5.5.3. 下半分のISRハンドラーの割り込み
7. インターフェイス信号 x
7.1. 送信機信号 7.2. 受信機信号
8. コントロール・レジスターおよびステータスレジスター x
8.1. トランスミッター・レジスター 8.2. レシーバ・レジスター
1. JESD204C Intel FPGAIPユーザーガイドについて
2. JESD204C Intel FPGA IPの概要
3. 機能の説明
4. 使用開始に際して
5. JESD204C Intel FPGAIPを使用したデザイン
6. Intel® FPGA IPパラメーター
7. インターフェイス信号
8. コントロール・レジスターおよびステータスレジスター
9. JESD204C Intel® FPGA IPユーザーガイドのアーカイブ
10. DMA Intel® FPGA IPユーザーガイドの改訂履歴

4.2. Intel® FPGA IP Evaluation Mode

無償の Intel® FPGA IP Evaluation Modeを使用すると、ライセンス取得が必要なインテルFPGA IPコアのシミュレーションとハードウェアでの評価が購入前にできます。 Intel® FPGA IP Evaluation Modeでは、次の評価項目をサポートしています。この場合、追加ライセンスは不要です。
  • システムでライセンス取得されたインテルFPGA Pコアの動作シミュレーション
  • IPコアの機能性、サイズ、速度の迅速かつ容易な検証
  • IPコアを含むデザイン用の時間制限付きデバイス・プログラミング・ファイルの生成
  • IPコアを使用したデバイスのプログラムおよびハードウェア上でのデザインの検証

Intel® FPGA IP Evaluation Modeでは、次の動作モードをサポートしています。

  • Tethered - ライセンス取得されたインテルFPGA IPを含むデザインを無期限に実行できます。これには、ボードとホスト・コンピューターとの間の接続を使用します。テザーモードでは、シリアル・ジョイント・テスト・アクション・グループ (JTAG) ケーブルの接続が、ボードのJTAGポートとホスト・コンピューターとの間で必要です。ホスト・コンピューターでは、 インテル® Quartus® Prime Programmerをハードウェア評価中に実行します。Programmerでは、 インテル® Quartus® Prime開発ソフトウェアの最小限のインストールのみを必要とします。 インテル® Quartus® Primeライセンスは不要です。ホスト・コンピューターでは、JTAGポートを介して周期信号をデバイスに送信することによって、評価時間を制御します。デザイン内のすべてのライセンス取得されたIPコアがテザーモードをサポートしている場合、評価時間はIPコアの評価が期限切れになるまで続きます。すべてのIPコアが無制限の評価時間をサポートしている場合、デバイスはタイムアウトしません。
  • Untethered - ライセンス取得されたIPを含むデザインを一定期間実行できます。デバイスが インテル® Quartus® Prime開発ソフトウェアを実行しているホスト・コンピューターから切断されると、IPコアは非テザーモードに戻ります。また、デザイン内の他のライセンス取得されたIPコアがテザーモードをサポートしていない場合も、IPコアは非テザーモードに戻ります。

デザイン内のいずれかのライセンス取得されたインテルFPGA IPの評価期間が終了すると、デザインは機能を停止します。 Intel® FPGA IP Evaluation Modeを使用しているIPコアはすべて、デザイン内のいずれかのIPコアがタイムアウトになると同時にタイムアウトします。評価期間が切れた場合は、FPGAデバイスを再プログラムしてからハードウェア検証を続ける必要があります。量産用にIPコアの使用を延長するには、IPコア用の完全量産ライセンスを購入してください。

まず、ライセンスを購入して完全量産ライセンスキーを生成します。その後、無制約のデバイス・プログラミング・ファイルを生成できます。Intel FPGA IP Evaluation Modeの間にCompilerによって生成されるのは、時間制限付きデバイス・プログラミング・ファイル (<project name> _time_limited.sof) のみです。これは、制限時間になると期限切れします。

図 6.  Intel® FPGA IP Evaluation Modeフロー
注: パラメーター化の手順および実装の詳細については、各IPコアのユーザーガイドを参照してください。

インテルは、IPコアのライセンスを、シートごとに恒久ベースで付与します。ライセンス料には、初年度のメンテナンスとサポートが含まれています。初年度を超えて更新、バグ修正、およびテクニカルサポートを受けるには、メンテナンス契約を更新する必要があります。製品ライセンスを必要とするインテルFPGA IPコアの場合は、完全量産ライセンスを購入する必要があります。その後、無制限に使用できるプログラミング・ファイルを生成できます。Intel FPGA IP Evaluation Modeの間にCompilerが生成するのは、時間制限のあるデバイス・プログラミング・ファイル (<project name> _time_limited.sof) のみです。これは、制限時間で期限切れになります。製品版のライセンスキーを入手するには、セルフサービス・ライセンス・センターにアクセスしてください。

Intel® FPGA Software License Agreementsでは、ライセンス取得されたIPコア、 インテル® Quartus® Primeデザイン・ソフトウェア、およびライセンスのないすべてのIPコアのインストールと使用について管理しています。

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