インテルのみ表示可能 — GUID: mwh1410471096965
Ixiasoft
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1.3. FPGA-ボード間のシグナル・インテグリティー解析フロー
このようなモデルは、調整を実行することでタイミングやシグナル・インテグリティーがどの程度改善されたのかを確認するために何度でも変更が可能であり、PCBのデザインと配線に役立ちます。シミュレーションとこの段階での変更により、デザインをよりよく計画および実装するための「what if」シナリオを解析することができます。早期段階でのボードのシグナル・インテグリティー解析を容易にするために、EDAツール・サポート・リソース・センターの「ボード・レベル・ツール」の項から各デバイスファミリーに向けて汎用IBISモデルファイルをダウンロードし、HSPICEバッファー・シミュレーション・キットを入手することができます。
一般的に、デザインの後半でボードのシグナル・インテグリティー解析が実行される場合、レイアウト後の検証に使用されます。 この段階では、FPGAの入力と出力が定義されており、必要なボード・ルーティング・トポロジーと制約が把握されています。シミュレーションを実行することで、製造やアセンブリーの前にFPGAまたはボードデザインに存在する問題を見つけることができます。いずれの場合でも、簡単なプロセスフローで、 インテル® Quartus® Prime開発ソフトウェアのデザインから正確なIBISモデルおよびHSPICEモデルを作成し、これらをサードパーティー・シミュレーション・ツールに移動させる方法を説明することができます。
デザインは、シミュレーションに使用するモデルの種類であるIBISとHSPICEに依存します。解析フローの手順を理解するには、使用するモデルの種類に対応する本章の項を参照してください。