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1.5.1. サポートされているデバイスとシグナリング
1.5.2. HSPICEシミュレーション・キットへのアクセス
1.5.3. HSPICEシミュレーションにおけるダブルカウント問題
1.5.4. HSPICE Writerツールのフロー
1.5.5. HSPICEシミュレーションの実行
1.5.6. 出力シミュレーションの結果の解釈
1.5.7. 入力シミュレーションの結果の解釈
1.5.8. 表形式のシミュレーション結果の表示および解釈
1.5.9. グラフ形式のシミュレーション結果の表示
1.5.10. HSPICEシミュレーションに基づいたデザインの調整
1.5.11. I/O HSPICEシミュレーション・デッキのサンプル入力
1.5.12. I/O HSPICEシミュレーション・デッキのサンプル出力
1.5.13. 高度なトピック
1.5.12.1. Header Comment
1.5.12.2. Simulation Conditions
1.5.12.3. Simulation Options
1.5.12.4. Constant Definition
1.5.12.5. I/O Buffer Netlist
1.5.12.6. Drive Strength
1.5.12.7. スルーレートと遅延チェーン
1.5.12.8. I/O Buffer Instantiation
1.5.12.9. Board and Trace Termination (ボードおよびトレース終端)
1.5.12.10. Double-Counting Compensation Circuitry (ダブルカウント補正回路)
1.5.12.11. Simulation Analysis
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1.4.2. 正確なIBISモデルの作成
ボードレベルのシグナル・インテグリティーのシミュレーションに向けてインテルデバイスIBISファイルを取得するには、2通りの方法があります。インテルのWebサイトから汎用IBISモデルがダウンロード可能です。また、 インテル® Quartus® Prime開発ソフトウェアのIBIS Writerを使用してデザインに固有のモデルを作成することも可能です。
インテル® Quartus® Prime開発ソフトウェアが生成するIBISファイルには、入力と出力両方の終端モデルが含まれ、バージョン4.2以降のIBISモデルでサポートされています。 Arria® V、 Cyclone® V、および Stratix® Vデバイスファミリーでは、ダイナミックOn-Chip Termination (OCT) を備えた双方向I/Oが使用可能です。
ダイナミックOCTは、信号が出力動作中に直列オンチップ終端を使用し、入力動作中にパラレルオンチップ終端を使用する場合に使用されます。通常、これはAltera External Memory Interface IPで使用されます。
インテル® Quartus® Prime IBISダイナミックOCT IBISモデルの名称の末尾は、g50c_r50c です。例: sstl15i_ctnio_g50c_r50c
シミュレーション・ツールでは、IBISモデルはバッファーに接続されます。
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バッファーが出力として割り当てられている場合は、直列終端r50cを使用してください。
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バッファーが入力として割り当てられている場合は、パラレル終端g50cを使用してください。