Intel Agilex® 7 SEUの緩和ユーザーガイド

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ID 683128
日付 4/10/2023
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ドキュメント目次
ドキュメント目次 x
1. Intel Agilex® 7 SEU緩和の概要 2. Intel Agilex® 7 CRAMエラーの軽減 3. セキュア・デバイス・マネージャーECCおよびSmartVIDのエラー検出 4. Intel Agilex® 7 SEUの緩和実装ガイド 5. IPおよびソフトウェアのリファレンス 6. Intel Agilex® 7 SEUの緩和ユーザーガイドのアーカイブ 7. Intel Agilex® 7 SEUの緩和ユーザーガイドの改訂履歴
1. Intel Agilex® 7 SEU緩和の概要 x
1.1. SEUの緩和の手法 1.2. コンフィグレーションRAM 1.3. メモリーブロック 1.4. セキュア・デバイス・マネージャーECCおよびSmartVID 1.5. トリプルモジュラー冗長性 1.6. 故障率
2. Intel Agilex® 7 CRAMエラーの軽減 x
2.1. CRAMエラーの検出と訂正 2.2. エラー・メッセージ・キュー 2.3. スクラブ 2.4. SEUセンシティビティー・プロセス 2.5. デザイン階層のセンシティビティー分類 2.6. アップセットに対するシステム応答の評価
2.4. SEUセンシティビティー・プロセス x
2.4.1. Advanced SEU Detection Intel® FPGA IP
2.4.1. Advanced SEU Detection Intel® FPGA IP x
2.4.1.1. Advanced SEU Detection Intel® FPGA IPのリリース情報 2.4.1.2. オンチップ・ルックアップ・センシティビティー・プロセス 2.4.1.3. オフチップ・ルックアップ・センシティビティー・プロセス 2.4.1.4. センシティビティー・マップ・ヘッダーのルックアップ
2.5. デザイン階層のセンシティビティー分類 x
2.5.1. 階層タグ付け
2.6. アップセットに対するシステム応答の評価 x
2.6.1. Fault Injection Debugger
3. セキュア・デバイス・マネージャーECCおよびSmartVIDのエラー検出 x
3.1. SDM ECCエラー・メッセージ・ビット 3.2. SmartVIDエラー・メッセージ・ビット 3.3. SDM ECCおよびSmartVIDエラー信号の動作
4. Intel Agilex® 7 SEUの緩和実装ガイド x
4.1. SEU_ERROR ピンの設定 4.2. SEUの緩和機能のセットアップ 4.3. 優先スクラブのイネーブル 4.4. 階層タグ付けのための領域の割り当て 4.5. センシティビティー・マップ・ヘッダー 4.6. Fault Injection Debuggerの使用
4.5. センシティビティー・マップ・ヘッダー x
4.5.1. .smh ファイルのメモリーへのプログラム 4.5.2. センシティビティー・マップ・ヘッダーの検索
4.5.2. センシティビティー・マップ・ヘッダーの検索 x
4.5.2.1. センシティビティー・マップ・ヘッダーのリビジョン4ファイル形式のリファレンス
4.6. Fault Injection Debuggerの使用 x
4.6.1. Fault Injection Debuggerの起動とセットアップ 4.6.2. Software Object File (.sof) を使用したデバイスのコンフィグレーション 4.6.3. フォールト・インジェクションのための領域の制約 4.6.4. ランダムな位置へのエラーの挿入 4.6.5. 特定の位置へのエラーの挿入 4.6.6. ダブル隣接エラーの挿入 4.6.7. SDM ECCエラーの挿入 4.6.8. Signal Tapを使用したSEUまたはSDM ECCエラーの解析
4.6.6. ダブル隣接エラーの挿入 x
4.6.6.1. ダブル隣接エラーの挿入: コマンドライン・インターフェイス 4.6.6.2. ダブル隣接エラーの挿入: GUI
4.6.7. SDM ECCエラーの挿入 x
4.6.7.1. SDM ECCエラーの挿入: コマンドライン・インターフェイス 4.6.7.2. SDM ECCエラーの挿入: GUI
5. IPおよびソフトウェアのリファレンス x
5.1. Advanced SEU Detection Intel® FPGA IPのリファレンス 5.2. Fault Injection Debuggerのソフトウェア・リファレンス
5.1. Advanced SEU Detection Intel® FPGA IPのリファレンス x
5.1.1. Advanced SEU Detection Intel® FPGA IPのパラメーター設定 5.1.2. Advanced SEU Detection IPコアのポート
5.2. Fault Injection Debuggerのソフトウェア・リファレンス x
5.2.1. Fault Injection Debugger GUIツール 5.2.2. Fault Injection Debuggerコマンドライン・インターフェイス
1. Intel Agilex® 7 SEU緩和の概要
2. Intel Agilex® 7 CRAMエラーの軽減
3. セキュア・デバイス・マネージャーECCおよびSmartVIDのエラー検出
4. Intel Agilex® 7 SEUの緩和実装ガイド
5. IPおよびソフトウェアのリファレンス
6. Intel Agilex® 7 SEUの緩和ユーザーガイドのアーカイブ
7. Intel Agilex® 7 SEUの緩和ユーザーガイドの改訂履歴

5.1.2. Advanced SEU Detection IPコアのポート

図 16.  Advanced SEU Detection IPコアのオンチップ・センシティビティー・プロセスのブロック図


表 10.   Advanced SEU Detection IPコアのオンチップ・センシティビティー・プロセスのポート
ポート 幅 入力/出力 説明
clk 1 入力 ユーザー入力クロック。最大周波数は、250 MHzです。
reset 1 入力 アクティブHighの同期リセット信号。
注: IPコアのインスタンス化のガイドラインについては、Reset Release Intel® FPGA IPに関する関連情報を参照してください。
sys_error 1 出力 ロジックHighは、SEUエラーの取得中にシステムにエラーが発生したことを示します。
busy 1 出力 ロジックHighは、Advanced SEU Detection IPコアがSEUデータの処理でビジー状態であることを示します。critical_error 信号または noncritical_error 信号がアサートされて処理が完了すると、信号はLowになります。
generic_sdm_valid_out 1 出力 1クロックサイクルのロジックHighは、デバイスがSDM ECCまたはSmartVIDエラーを検出したことを示します。
generic_sdm_data_out 64 出力 SDM ECCまたはSmartVIDエラーメッセージの内容を出力します。
critical_clear 1 入力 最後に処理されたSEUデータ入力のエラーレポート (critical_error、noncritical_error、regions_report、および seu_data) をクリアするには、Highをアサートします。
critical_error 1 出力 ロジックHighは、.smh ルックアップによってSEUエラーがクリティカル領域にあると判断されたことを示します。
noncritical_error 1 出力 ロジックHighは、.smh ルックアップによってSEUエラーが非クリティカル領域にあると判断されたことを示します。
seu_data 64 出力 最後に処理されたSEUデータ入力のSEUエラーメッセージを表示します。このポートは、Show raw SEU error messageをオンにすると使用できます。詳細については、エラー・メッセージ・キューの関連情報を参照してください。
regions_report 1–32 出力 .smh ルックアップによって報告されたエラーの領域IDを示します。この信号のポート幅は、Largest ASD region ID usedパラメーターによって設定されます。
address 32 出力 バイト・アドレッシング単位の Avalon® メモリーマップド・インターフェイスのアドレスバス
read 1 出力 Avalon® メモリーマップド・インターフェイスの読み出しコントロール信号
waitrequest 1 入力 Avalon® メモリーマップド・インターフェイス待機要求信号
readdata 32 入力 Avalon® メモリーマップド・インターフェイスのデータバス
readdatavalid 1 入力 Avalon® メモリーマップド・インターフェイスのデータ有効信号
図 17.  Advanced SEU Detection IPコアのオンチップ・センシティビティー・プロセスのブロック図


表 11.   Advanced SEU Detection IPコアのオンチップ・センシティビティー・プロセスのポート
ポート 幅 入力/出力 説明
clk 1 入力 ユーザー入力クロック。最大周波数は、250 MHzです。
reset 1 入力 アクティブHighの同期リセット信号。
注: IPコアのインスタンス化のガイドラインについては、Reset Release Intel® FPGA IPに関する関連情報を参照してください。
sys_error 1 出力 ロジックHighは、SEUエラーの取得中にシステムにエラーが発生したことを示します。
generic_sdm_valid_out 1 出力 1クロックサイクルのロジックHighは、デバイスがSDM ECCまたはSmartVIDエラーを検出したことを示します。
generic_sdm_data_out 64 出力 SDM ECCまたはSmartVIDエラーメッセージの内容を出力します。
data 64 出力 Avalon® ストリーミング・インターフェイスのデータ信号。FIFOエントリーからのSEUエラーメッセージを提供します。
valid 1 出力 Avalon® ストリーミング・インターフェイスのデータ有効信号。avst_seu_source_data 信号に有効なデータが含まれていることを示します。
ready 1 入力 Avalon® ストリーミング・インターフェイスのReady信号
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