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2.1. CRAMエラーの検出と訂正
Intel Agilex® 7デバイスは、ソフトエラーを検出するオンチップEDC回路を備えています。内部スクラビング機能をイネーブルすると、 Intel Agilex® 7 FPGAは、SEUイベントによって発生したエラーが訂正可能な場合は訂正します。
エラータイプ | 検出 | 訂正 |
---|---|---|
シングル・ビット・エラー | あり | あり |
ダブル隣接エラー | あり | あり |
複数ビットエラー | あり | - |
次の図では、EDCの動作を示しています。特定の Intel Agilex® 7デバイスの場合、合計セクターが均等にグループに分割されます。グループあたりのセクター数は、Smaxに基づいており、これは同じスレッドでEDCの動作を同時に実行できる最大セクター数です。Smaxにはデバイス依存性があります。System WindowでSmaxの詳細、つまりスレッド数を取得できます。この場合、Smax = 5、SEUの検出と訂正中に各グループは異なるスレッドで実行されます。最初のグループは、時間T0にEDCプロセスを実行します。これに続いて、時間T1およびT2にそれぞれ2番目と3番目のグループが、使用可能な最後のグループになるまで続きます。すべてのグループのEDCプロセスの1サイクルを完了するのにかかる時間は、デバイスの最小SEU間隔です。
図 1. EDCの動作
注: エンベデッド・メモリーのECC機能については、関連情報を参照してください。