Intel Agilex® 7 SEUの緩和ユーザーガイド

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ID 683128
日付 4/10/2023
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ドキュメント目次
ドキュメント目次 x
1. Intel Agilex® 7 SEU緩和の概要 2. Intel Agilex® 7 CRAMエラーの軽減 3. セキュア・デバイス・マネージャーECCおよびSmartVIDのエラー検出 4. Intel Agilex® 7 SEUの緩和実装ガイド 5. IPおよびソフトウェアのリファレンス 6. Intel Agilex® 7 SEUの緩和ユーザーガイドのアーカイブ 7. Intel Agilex® 7 SEUの緩和ユーザーガイドの改訂履歴
1. Intel Agilex® 7 SEU緩和の概要 x
1.1. SEUの緩和の手法 1.2. コンフィグレーションRAM 1.3. メモリーブロック 1.4. セキュア・デバイス・マネージャーECCおよびSmartVID 1.5. トリプルモジュラー冗長性 1.6. 故障率
2. Intel Agilex® 7 CRAMエラーの軽減 x
2.1. CRAMエラーの検出と訂正 2.2. エラー・メッセージ・キュー 2.3. スクラブ 2.4. SEUセンシティビティー・プロセス 2.5. デザイン階層のセンシティビティー分類 2.6. アップセットに対するシステム応答の評価
2.4. SEUセンシティビティー・プロセス x
2.4.1. Advanced SEU Detection Intel® FPGA IP
2.4.1. Advanced SEU Detection Intel® FPGA IP x
2.4.1.1. Advanced SEU Detection Intel® FPGA IPのリリース情報 2.4.1.2. オンチップ・ルックアップ・センシティビティー・プロセス 2.4.1.3. オフチップ・ルックアップ・センシティビティー・プロセス 2.4.1.4. センシティビティー・マップ・ヘッダーのルックアップ
2.5. デザイン階層のセンシティビティー分類 x
2.5.1. 階層タグ付け
2.6. アップセットに対するシステム応答の評価 x
2.6.1. Fault Injection Debugger
3. セキュア・デバイス・マネージャーECCおよびSmartVIDのエラー検出 x
3.1. SDM ECCエラー・メッセージ・ビット 3.2. SmartVIDエラー・メッセージ・ビット 3.3. SDM ECCおよびSmartVIDエラー信号の動作
4. Intel Agilex® 7 SEUの緩和実装ガイド x
4.1. SEU_ERROR ピンの設定 4.2. SEUの緩和機能のセットアップ 4.3. 優先スクラブのイネーブル 4.4. 階層タグ付けのための領域の割り当て 4.5. センシティビティー・マップ・ヘッダー 4.6. Fault Injection Debuggerの使用
4.5. センシティビティー・マップ・ヘッダー x
4.5.1. .smh ファイルのメモリーへのプログラム 4.5.2. センシティビティー・マップ・ヘッダーの検索
4.5.2. センシティビティー・マップ・ヘッダーの検索 x
4.5.2.1. センシティビティー・マップ・ヘッダーのリビジョン4ファイル形式のリファレンス
4.6. Fault Injection Debuggerの使用 x
4.6.1. Fault Injection Debuggerの起動とセットアップ 4.6.2. Software Object File (.sof) を使用したデバイスのコンフィグレーション 4.6.3. フォールト・インジェクションのための領域の制約 4.6.4. ランダムな位置へのエラーの挿入 4.6.5. 特定の位置へのエラーの挿入 4.6.6. ダブル隣接エラーの挿入 4.6.7. SDM ECCエラーの挿入 4.6.8. Signal Tapを使用したSEUまたはSDM ECCエラーの解析
4.6.6. ダブル隣接エラーの挿入 x
4.6.6.1. ダブル隣接エラーの挿入: コマンドライン・インターフェイス 4.6.6.2. ダブル隣接エラーの挿入: GUI
4.6.7. SDM ECCエラーの挿入 x
4.6.7.1. SDM ECCエラーの挿入: コマンドライン・インターフェイス 4.6.7.2. SDM ECCエラーの挿入: GUI
5. IPおよびソフトウェアのリファレンス x
5.1. Advanced SEU Detection Intel® FPGA IPのリファレンス 5.2. Fault Injection Debuggerのソフトウェア・リファレンス
5.1. Advanced SEU Detection Intel® FPGA IPのリファレンス x
5.1.1. Advanced SEU Detection Intel® FPGA IPのパラメーター設定 5.1.2. Advanced SEU Detection IPコアのポート
5.2. Fault Injection Debuggerのソフトウェア・リファレンス x
5.2.1. Fault Injection Debugger GUIツール 5.2.2. Fault Injection Debuggerコマンドライン・インターフェイス
1. Intel Agilex® 7 SEU緩和の概要
2. Intel Agilex® 7 CRAMエラーの軽減
3. セキュア・デバイス・マネージャーECCおよびSmartVIDのエラー検出
4. Intel Agilex® 7 SEUの緩和実装ガイド
5. IPおよびソフトウェアのリファレンス
6. Intel Agilex® 7 SEUの緩和ユーザーガイドのアーカイブ
7. Intel Agilex® 7 SEUの緩和ユーザーガイドの改訂履歴

4.6.8. Signal Tapを使用したSEUまたはSDM ECCエラーの解析

Signal Tapを使用すると、Fault Injection Debuggerツールでエラーを挿入した後、Advanced SEU Detection IPから出力されたSEUエラーを解析できます。

次の手順は、Signal TapとAdvanced SEU Detection IPを使用してSEUおよびSDM ECCエラーを解析する例を示しています。

  1. Advanced SEU Detection IPバリアントをセットアップします。
    1. Use on-chip sensitivity processingをオフにして、Advanced SEU Detection IPを設定します。
    2. Advanced SEU Detection IP HDLを生成し、デザインに追加します。
    3. Advanced SEU Detection IPのリセットピンをLowに設定します。
  2. インテル® Quartus® Prime開発ソフトウェアのメインメニューから、Tools > Signal Tap Logic Analyzerを選択します。
  3. New File from Templateウィンドウで、Quick Start Group > Default (default selection) に移動し、Createをクリックします。
    Signal Tap Logic Analyzerウィンドウが表示されます。
  4. JTAG Chain Configurationで、正しいHardwareとDeviceを選択します。
  5. Signal Configurationセクションを設定します。
    1. Clockの...をクリックして、Node Finderを開きます。
    2. Node Finderウィンドウで、Advanced SEU Detection IPに接続したクロックをNamedに指定し、Searchをクリックします。
    3. Matching Nodes列でクロックを選択し、>をクリックして、OKをクリックします。
    4. 必要なSample depthを選択します。
    5. Storage qualifierのTypeで、Transitionalを選択します。
  6. Setupタブで信号をセットアップします。
    1. リストの空白部分をダブルクリックします。
    2. Node Finderウィンドウで、Namedに信号名を指定し、Searchをクリックします。
    3. Matching Nodes列で信号を選択し、>をクリックして、Insertをクリックします。
  7. Signal Tap Logic Analyzerメニューから、Processing > Start Compilationを選択します。
  8. SEUエラー解析を実行します。
    1. Signal Tapで解析を実行する前に、Fault Injection Debuggerツールで .sof をプログラムします。
    2. Fault Injection Debuggerツールを使用して、SDM ECCエラーまたはSEUエラーをランダムな位置に挿入します。関連情報を参照してください。
    3. Fault Injection Debuggerツールで、Read EMRをクリックします。
      SystemタブのMessageリストにエラーの詳細が表示されます。

Signal Tapでは、avst_seu_source_valid 信号がHighにアサートされたときに、SEUエラーの詳細を avst_seu_source_data[63:0] 信号と比較できます。

図 12. SEUエラー挿入後のシステムメッセージ


図 13.  Signal TapのSEUエラー出力波形


ECCエラーの場合は、generic_sdm_valid_out 信号がHighにアサートされたときに、SDM ECCエラーの詳細を generic_sdm_data_out[63:0] 信号と比較できます。

図 14. SDM ECCエラー挿入後のシステムメッセージ
図 15.  Signal TapにおけるSDM ECCエラー出力波形


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