EPCQ-L デバイスは次の機能を備えています。

• Stratix 10 FPGA との互換性
• Arria 10 FPGA および SOC との互換性
• アクティブシリアル (AS) x4 のネーティブサポート
• Arria 10 デバイス上の AS x1 の下位互換性
• Low Pin Count かつ揮発性メモリー
• 1.8 V
• スタックダイ・デバイス
• NOR 技術で製造
• FBGA24 パッケージで使用可能
• 10 万回以上の消去またはプログラムサイクルが可能なリプログラマブル・メモリー
• ステータスレジスター・ビットを用いたメモリーセクターへの書き込み保護をサポート
• 単一動作コードを使用したメモリー全体の高速読み出しおよび拡張クアッド入力高速読み出し
• 単一動作コードを使用したメモリー全体のバイト書き込みおよび拡張クアッド入力高速バイト書き込み
• SRunner ソフトウェア・ドライバーを使用したインシステム・プログラミング (ISP) のサポート
• Intel^® FPGA Download Cable II、 Intel^® FPGA Download Cable、イーサネット・ダウンロード・ケーブル II、またはイーサネット・ダウンロード・ケーブルといったダウンロード・ケーブルを使用した ISP のサポート
• デフォルトによるメモリーアレイの消去、およびビット1への設定
• ユーザーモード時に EPCQ-L デバイスへのアクセスに使用可能な ALTASMI_PARALLEL IP コア

このセクションでは、EPCQ-L デバイスにおける絶対最大定格、推奨動作条件、DC 動作条件、ICC 供給電流、および容量に関する情報を提供します。

このセクションでは、 EPCQ-L デバイスで提供されるパッケージおよび各 EPCQ-L デバイスの注文コードについて説明します。

EPCQ-L256、EPCQ-L512、および EPCQ-L1024 デバイスは FBGA24 パッケージで適用されます。

アクティブ Low チップセレクト (nCS) 信号が Low に駆動されると、シリアルデータ (DATA0) ピンを使用して、動作コードを EPCQ-L デバイスにシフトインします。それぞれの動作コードビットは DCLK信号の立ち上がりエッジで EPCQ-L デバイスにラッチされます。

動作が実行している間、目的の動作コードをシフトインし、その後 表 24リストどおりにアドレスまたはデータバイトをシフトインします。動作シーケンスの最後のビットがシフトインされた後、デバイスはnCSピンを High に駆動する必要があります。

読み出し動作では、データ読み出しはDATA0ピンにシフトアウトされます。データの任意のビットがシフトアウトされると、nCSピンを High に駆動することができます。

書き込みおよび消去動作では、8 クロックパルスの倍数であるバイト境界でnCSピンを High に駆動します。それ以外の場合は、動作は拒否され、実行されません。

書き込みまたは消去サイクル進行中のメモリー内容へのアクセスの試みは拒否され、書き込みまたは消去サイクルは無変化のままです。

EPCQ-L256、EPCQ-L512、または EPCQ-L1024 メモリーにアクセスするには、4 バイト・アドレッシング・モードを使用する必要があります。4 バイト・アドレッシング・モードでのアドレス幅は 32 ビットです。4 バイト・アドレッシング・モードを有効にするには、4BYTEADDREN 動作を実行します。アドレッシング・モードは 4BYTEADDREN 動作を実行するとすぐに有効になり、後続のパワーアップ時にも有効状態は保持されます。4 バイト・アドレッシング・モードを無効にするには、4BYTEADDREX 動作を実行します。

ステータスレジスター書き込み動作は書き込みイネーブルラッチおよび書き込み動作中ビットに影響しません。ステータスレジスター書き込み動作は、ステータスレジスター・ブロック保護、および上位ビットまたは下位ビットの設定に使用することができます。したがって、特定のメモリーセクターを保護するために、この動作を実装することができます。表 15から表 20を参照してください。ブロック保護ビットの設定後、保護されたメモリーセクターは読み出し専用メモリーとして扱われます。書き込みイネーブル動作は、ステータス書き込み動作の前に実行する必要があります。

動作が進行中の際、フラグ・ステータスレジスターの書き込みまた消去コントローラー・ビットは 0 に設定されます。ステータス動作を取得するには、フラグ・ステータスレジスターはコマンド間で 2 回nCSをトグルし、引き下げらる必要があります¹⁴。動作完了すると、書き込みまたは消去コントローラー・ビットは 1 にクリアーされます。ポーリングされるたびにフラグ・ステータスレジスターが書き込みまたは消去コントローラー・ビットを 1 に出力すると、動作の終了が検出されます。

下の図は、ステータスレジスター書き込み動作のタイミング図を示します。

nCS信号が High に駆動された直後に、デバイスはセルフタイマー式ステータス書き込みサイクルを開始します。通常、セルフタイマー式ステータス書き込みサイクルはすべての EPCQ-L デバイスで5 msを要し、8 ms未満であることが保証されてます。t_WS ついて詳しくは、表 26を参照してください。ステータスレジスターに目的のブロック保護ビットに書き込まれるのを確実にするために、この遅延を考慮する必要があります。あるいは、セルフタイマー式ステータス書き込みサイクルの進行中にステータスレジスター読み出し動作を実行することで、ステータスレジスターの書き込み動作中ビットの動作を確認できます。フラッシュ・コントローラーは、セルフタイマー式ステータス書き込みサイクルの間は1に設定し、完了すると0に設定します。

不揮発性コンフィグレーション・レジスター読み出しを実行するには、nCSを Low に駆動します。拡張 SPI プロトコルでは、動作コードはDATA0に入力され、DATA1に出力されます。動作はデータ出力中にnCSを Low に駆動することでいつでも中断することができます。不揮発性コンフィグレーション・レジスターは連続して読み出されます。すべての 16 ビット・レジスターが読み出された後、0 が出力されます。

EPCQ-L デバイスでの不揮発コンフィグレーション・レジスターは、異なるコンフィグレーション手法に合わせて書き込む必要があります。.jicファイルを使用している場合、Quartus Primeプログラマーはダミークロック・サイクル数とアドレスバイト数を設定します。外部プログラマー・ツール ( サードパーティーのプログラマー・ツール ) を使用している場合は、不揮発コンフィグレーション・レジスターを設定しなければなりません。

次の手順に従って、不揮発コンフィグレーション・レジスターを設定します。

1. 書き込みイネーブル動作を実行する
2. 不揮発コンフィグレーション・レジスター書き込み動作を実行する
3. 16 ビット・レジスター値を設定する

16 ビット・レジスター値を、xxxxがダミークロック値となるb'1110 1110 xxxx 1111に設定します。xxxx値が0001から1110までの場合、ダミークロック値は 1 から 14 です。xxxxが0000または1111の場合、ダミークロック値はデフォルト値であり、すなわち、標準高速読み出し (AS x1) モードでは8で、拡張クアッド入力高速読み出し (AS x4) モードでは10になります。

4BYTEADDREN または 4BYTEADDREX 動作を有効にするには、nCS信号を Low に駆動することでデバイスを選択し、その後DATA0を介して動作コードにシフトインします。

4BYTEADDREN 動作のタイミング図を下に示します。

4BYTEADDREX 動作のタイミング図を下に示します。

書き込みイネーブル動作を有効にすると、書き込みイネーブルラッチ・ビットはステータスレジスターで1に設定されます。この動作はバイト書き込み、ステータス書き込み、一括消去、セクター消去、ダイ消去、拡張クアッド入力高速バイト書き込み、4BYTEADDREN、および 4BYTEADDREX 動作の前に実行する必要があります。

書き込みイネーブル動作のタイミング図を下に示します。

書き込みディスエーブル動作はステータスレジスターで書き込みイネーブルラッチ・ビットをリセットします。メモリーへの意図しない書き込みを防ぐために、書き込みイネーブルラッチ・ビットは書き込みディスエーブル動作の実装時、および以下の条件下で自動的にリセットされます。

• パワーアップ
• バイト書き込み動作完了
• ステータス書き込み動作完了
• 一括消去動作完了
• セクター消去動作完了
• セクター消去動作完了
• 拡張クアッド入力高速バイト書き込み動作完了

書き込みコントロール・レジスターのタイミング図を下に示します。

バイト読み出し動作を実行すると、最初にバイト読み出し動作コードをシフトし、次に 4 バイト・アドレッシング・モード (A[31..0]) が続きます。各アドレスビットは、DCLK信号の立ち上がりエッジでラッチされます。アドレスがラッチされた後、指定されたアドレスのメモリー内容は MSB を先頭にDATA1ピンにシリアルにシフトアウトされます。Raw Programming Data ファイル (.rpd) からプログラムされたデータを読み出すと、その内容は LSB から順にシフトアウトされます。各データビットは、DCLK信号の立ち下がりエッジでシフトアウトされます。バイト読み出し動作中のDCLKの最大周波数は50 MHzです。

最初のバイトアドレスは任意の位置に配置することができます。各データバイトをシフトアウトした後、デバイスはアドレスを自動的に次の上位アドレスに増加します。デバイスが最上位アドレスに達すると、アドレスカウンターは同じダイの先頭で再スタートし、nCS信号を High に駆動することでバイト読み出し動作が終了するまでメモリー内容を無限に読み出すことができます。完全なデバイスの読み出しは、読み出し動作の実行により終了します。

• EPCQ-L512 デバイスの場合 2 回
• EPCQ-L1024 デバイスの場合 4 回

書き込みまたは消去サイクルの進行中にバイト読み出し動作がシフトインされる場合、動作は実行されず、進行中の書き込みまたは消去サイクルには影響しません。

高速読み出し動作を実行すると、最初に高速読み出し動作コードをシフトインし、その後 4 バイト・アドレッシング・モード(A[31..0])、さらにDCLK信号の立ち上がりエッジ中にラッチされた各ビットのダミーサイクルが続きます。次に、アドレスのメモリー内容はDATA1にシフトアウトされ、最大周波数 100 MHz で各ビットがDCLK信号の立ち下がりエッジでシフトアウトされます。

最初のバイトアドレスは任意の位置に配置することができます。各データバイトをシフトアウトした後、デバイスはアドレスを自動的に次の上位アドレスに増加します。デバイスが最上位アドレスに達すると、アドレスカウンターは同じダイの先頭で再スタートし、シーケンスの読み出しを無限に続けます。完全なデバイスの読み出しは、読み出し動作の実行により終了します。

• EPCQ-L512 デバイスの場合 2 回
• EPCQ-L1024 デバイスの場合 4 回

高速読み出し動作は、データ出力中はいつでもnCS信号を High に駆動することで終了できます。消去、プログラム、または書き込みサイクルが進行中に高速読み出し動作がシフトインされる場合、動作は実行されず 、進行中の消去、プログラム、または書き込みサイクルには影響しません。

この動作は、データとアドレスがDATA0、DATA1、DATA2、およびDATA3ピンにシフトインおよびシフトアウトされることを除き、高速読み出し動作と同様です。

デバイスが最上位アドレスに達すると、アドレスカウンターは同じダイの先頭で再スタートし、シーケンスの読み出しを無限に続けます。

• EPCQ-L512 デバイスの場合 2 回
• EPCQ-L1024 デバイスの場合 4 回

この動作はDATA1出力ピンから EPCQ-L デバイスの8 ビットのデバイス識別子を読み出します。消去または書き込みサイクルが進行中にこの動作がシフトインされる場合、動作は実行されず、進行中の消去または書き込みサイクルには影響しません。

EPCQ-L デバイスの8 ビットのデバイス識別子はDCLK信号の立ち下りエッジでDATA1ピンにシフトアウトされます。LSB は最初に FPGA デバイスにシフトインされます。

この動作はバイトをメモリーに書き込むことができます。バイト書き込み動作の前に、書き込みイネーブル動作を実行する必要があります。バイト書き込み動作の完了後、ステータスレジスターの書き込みイネーブルラッチ・ビットは0に設定されます。

バイト書き込み動作を実行すると、バイト書き込み動作コードをシフトインして、その後 4 バイト・アドレッシング・モード (A[31..0])、さらに少なくともDATA0ピンの 1 つのデータバイトが続きます。8 つの LSB (A[7..0]) がすべて0ではない場合は、現在のページのエンドを超えるすべての送信データは次のページに書き込まれません。代わりに、このデータは同じページの開始アドレスに書き込まれます。nCS信号は全バイト書き込み動作中は Low に設定されている必要があります。

バイト書き込み動作の動作シーケンス図を下に示します。

バイト書き込み動作で 256 を超えるデータバイトが EPCQ-L デバイスにシフトされる場合は、先にラッチされたデータは破棄され、末尾の 256 バイトがページに書き込まれます。しかしながら、256 以下のデータバイトが EPCQ-L デバイスにシフトされる場合は、これらが指定されたアドレスに書き込まれることが保証され、また、同じページの他のバイトは影響を受けません。

デバイスはnCS信号が High に駆動されるとすぐにセルフタイマー式書き込みサイクルを開始します。セルフタイマー式書き込みサイクルの時間について詳しくは表 26 t_WB を参照してください。メモリーの他のページが書き込まれる前に、この遅延量を考慮する必要があります。または、セルフタイマー式書き込みサイクルが進行中にステータス読み出し動作を実行することで、ステータスレジスターの書き込み動作中ビットを確認することができます。書き込み動作中ビットは、セルフタイマー式書き込みサイクルの間は1に設定され、完了すると0に設定されます。

この動作は、データとアドレスがDATA0、DATA1、DATA2、およびDATA3ピンにシフトインされることを除き、バイト書き込み動作と同様です。

拡張クアッド入力高速バイト書き込み動作の動作シーケンス図を下に示します。

この動作はすべてのメモリービットを1または0xFFに設定します。バイト書き込み動作と同様に、一括消去動作の前に書き込みイネーブル動作を実行する必要があります。

EPCQ-L256 デバイスの使用中にデバイスのメモリー全体の消去が必要な場合は、ダイ消去動作を行わず、代わりに消去一括動作を実行する必要があります。

nCS信号を Low に駆動することで一括消去動作を実装し、次にDATA0ピンに一括消去動作コードをシフトインします。nCS信号は、一括消去動作コードの 8 番目のビットがラッチインされた後に、High に駆動される必要があります。

デバイスはnCS信号が High に駆動されるとすぐにセルフタイマー式一括消去サイクルを開始します。セルフタイマー式一括消去サイクルの時間について詳しくは、表 26 t_WB を参照してください。

メモリー内容へのアクセス前に、この遅延量を考慮する必要があります。セルフタイマー式書き込みサイクルが進行中にステータス読み出し動作を実行することで、ステータスレジスターの書き込み動作中ビットを確認することができます。書き込み動作中ビットは、セルフタイマー式書き込みサイクルの間は1に設定され、完了すると0に設定されます。ステータスレジスターの書き込みイネーブルラッチ・ビットは、消去サイクルの完了前に、0にリセットされます。　　

この動作は EPCQ-L512 または EPCQ-L1024 デバイスの特定のダイのすべてのメモリービットを1または0xFFに設定します。バイト書き込み動作と同様に、ダイ消去動作の前に書き込みイネーブル動作を実行する必要があります。

EPCQ-L512 または EPCQ-L1024 デバイスを使用している場合は、デバイスのメモリーを消去するためにダイ消去動作を実行しなければなりません。デバイスの各ダイにおいてダイ消去動作を発行する必要があります。例えば、EPCQ-L512 デバイスでは 2 回、EPCQ-L1024 デバイスでは 4 回のダイ消去動作をそれぞれ発行する必要があります。EPCQ-L512 と EPCQ-L1024 デバイスはデバイスごとに 1 つ以上のダイがあります。

nCS信号を Low に駆動することでダイ消去動作を開始してからDATA0ピンにダイ消去動作コードをシフトインし、その後、アドレスバイト、有効な単一 256Mb ダイ内の任意アドレスが続きます。nCS信号は、ダイ消去動作コードの 8 番目のビットがラッチインされた後に、High に駆動される必要があります。

セクター消去動作は、セクターの中のすべてのビットを1または0xFFに設定することで、EPCQ-L デバイスの特定のセクターを消去可能にします。この動作は、アプリケーションで汎用メモリーとして未使用のセクターにアクセスする場合に役立ちます。書き込みイネーブル動作は、セクター消去動作の前に実行する必要があります。

セクター消去動作を実行すると、最初にセクター消去動作コードをシフトインし、次にDATA0ピンで選択したセクターの 4 バイト・アドレッシング・モード (A[31..0]) が続きます。セクター消去動作での 4 バイト・アドレッシング・モードは特定のセクター内の任意アドレスにすることができます。セクターアドレス範囲について詳しくは、表 11から表 13を参照してください。nCS信号は、セクター消去動作コードの 8 番目のビットがラッチインされた後に、High に駆動されます。

デバイスはnCS信号が High に駆動されるとすぐにセルフタイマー式セクター消去サイクルを開始します。セルフタイマー式セクターサイクル消去サイクルについて詳しくは、表 26 t_ES を参照してください。メモリーの他のページに書き込まれる前に、この遅延量を考慮する必要があります。または、セルタイマー式消去サイクルの進行中にステータス読み出し動作を実行することで、ステータスレジスターの書き込み動作中ビットを確認できます。書き込み動作中ビットは、セルフタイマー式消去サイクルの間は1に設定され、完了すると0に設定されます。セルフタイマー式消去サイクルが完了する前に、ステータスレジスターの書き込みイネーブルラッチ・ビットは0にリセットされます。

EPCQ-L デバイスは、アクティブ電力モードおよびスタンバイ電力モードをサポートしています。nCS信号が Low の場合のデバイスは、イネーブルかつアクティブ電力モードです。FPGA は、EPCQ-L デバイスがアクティブ電力モード時にコンフィグレーションされます。nCS信号が High の場合のデバイスはディスエーブルされますが、内部サイクルが完了するまでアクティブ電力モードの状態が保持されます。その後、EPCQ-L デバイスはスタンバイ電力モードに入ります。I_CC1 およびI_CC0 パラメーターは、デバイスがアクティブまたはスタンバイ電力モードの際のV_CC 供給電流をリストします。表 5を参照してください。

Quartus Primeソフトウェアは EPCQ-L バイスのプログラミングをサポートしています。EPCQ-L デバイスを選択すると、Quartus Primeソフトウェアはデバイスをプログラムするために自動的に Programmer Object File (.pof) を生成します。Quartus Prime ソフトウェアでは、選択した FPGA のコンフィグレーション・データを最も効率よく格納する適切な EPCQ-L デバイス集積度を選択することができます。

SRunner ソフトウェア・ドライバーを使用した外部マイクロプロセッサーにより、EPCQ-L デバイスをインシステムでプログラミングすることができます。SRunner ソフトウェア・ドライバーは、エンベデッド EPCQ-L デバイスをカスタマイズし異なるエンベデッド・システムに適合させるプログラミング向けに開発されました。SRunner ソフトウェア・ドライバーは.rpdファイルを読み出して EPCQ-L デバイスに書き込みます。プログラミング時間は、Quartus Primeソフトウェアのプログラミング時間に相当します。FPGA はコンフィグレーション・プロセス中に.rpdデータの LSB を最初に読み出すため、.rpdバイトの LSB はバイト読み出し動作中に最初にシフトアウトされ、かつバイト書き込み動作中に最初にシフトインされる必要があります。

EPCQ-L デバイスとの.rpdファイルの書き込みおよび読み出しは、他のデータおよびアドレスバイトとは異なります。

EPCQ-L デバイスの ISP 中、ケーブルは FPGA をリセットするためにnCONFIG信号を Low に引き下げ、FPGA のnCEピンの10-kΩプルダウン抵抗を無視します。次に、ダウンロード・ケーブルは EPCQ-L デバイスをプログラミング用に選択した AS モードに起因するインターフェイス・ピンを使用します。プログラミングが完了すると、ダウンロード・ケーブルはコンフィグレーション・プロセスを開始するために EPCQ-L デバイスのインターフェイス・ピンおよび FPGA のnCEピンを解放し、nCONFIG信号をパルスします。

FPGA の JTAG インターフェイスをシリアル・フラッシュ・ローダー (SFL) とともに使用し、インシステムで EPCQ-L デバイスをプログミングすることができます。このソリューションは、FPGA のコンフィグレーションに使用されるものと同じ JTAG インターフェイスを使用して EPCQ-L デバイスを間接的にプログラミングします。