EPCQ-L シリアル・コンフィグレーション・デバイス・データシート

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ID 683710
日付 5/22/2017
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ドキュメント目次
ドキュメント目次 x
1. EPCQ-L シリアル・コンフィグレーション・デバイス・データシート
1. EPCQ-L シリアル・コンフィグレーション・デバイス・データシート x
1.1. サポートされるデバイス 1.2. 特長 1.3. 動作条件 1.4. ピン情報 1.5. デバイスパッケージおよび注文コード 1.6. メモリーアレイ構成 1.7. メモリー動作 1.8. レジスター 1.9. 動作コードの概要 1.10. パワーモード 1.11. タイミング情報 1.12. プログラミングおよびコンフィグレーション・ファイルのサポート 1.13. 改訂履歴
1.3. 動作条件 x
1.3.1. 絶対最大定格 1.3.2. 推奨動作条件 1.3.3. DC 動作条件 1.3.4. ICC 電源電流 1.3.5. キャパシタンス
1.4. ピン情報 x
1.4.1. EPCQ-L デバイスピンの概要
1.5. デバイスパッケージおよび注文コード x
1.5.1. パッケージ 1.5.2. 注文コード
1.6. メモリーアレイ構成 x
1.6.1. EPCQ-L256 のアドレス範囲 1.6.2. EPCQ-L512 のアドレス範囲 1.6.3. EPCQ-L1024 のアドレス範囲
1.7. メモリー動作 x
1.7.1. タイミング要件 1.7.2. アドレッシング・モード
1.8. レジスター x
1.8.1. ステータスビット 1.8.2. フラグ・ステータスレジスター 1.8.3. 不揮発性コンフィグレーション・レジスター
1.8.1. ステータスビット x
1.8.1.1. ステータスレジスター読み出し動作 1.8.1.2. ステータスレジスター書き込み
1.8.1.1. ステータスレジスター読み出し動作 x
1.8.1.1.1. TB ビットが 0 に設定されている場合の EPCQ-L256 のブロック保護ビット 1.8.1.1.2. TB ビットが 1 に設定されている場合の EPCQ-L256 のブロック保護ビット 1.8.1.1.3. TB ビットが 0 に設定されている場合の EPCQ-L512 のブロック保護ビット 1.8.1.1.4. TB ビットが 1 に設定されている場合の EPCQ-L512 のブロック保護ビット 1.8.1.1.5. TB ビットが 0 に設定されている場合の EPCQ-L1024 のブロック保護ビット 1.8.1.1.6. TB ビットが 1 に設定されている場合の EPCQ-L1024 のブロック保護ビット
1.8.2. フラグ・ステータスレジスター x
1.8.2.1. フラグ・ステータスレジスター
1.8.3. 不揮発性コンフィグレーション・レジスター x
1.8.3.1. 不揮発性コンフィグレーション・レジスター読み出し動作 1.8.3.2. 不揮発コンフィグレーション・レジスター書き込み動作
1.9. 動作コードの概要 x
1.9.1. 4BYTEADDREN および 4BYTEADDREX 動作 1.9.2. 書き込みイネーブル動作 1.9.3. 書き込みディスエーブル動作 1.9.4. バイト読み出し動作 1.9.5. 高速読み出し動作 1.9.6. 拡張クアッド入力高速読み出し動作 1.9.7. デバイス識別子読み出し動作 1.9.8. バイト書き込み動作 1.9.9. 拡張クアッド入力高速バイト書き込み動作 1.9.10. 一括消去動作 1.9.11. ダイ消去動作 1.9.12. セクター消去動作
1.11. タイミング情報 x
1.11.1. 書き込み動作のタイミング 1.11.2. 読み出し動作のタイミング
1. EPCQ-L シリアル・コンフィグレーション・デバイス・データシート

1.11.2. 読み出し動作のタイミング

図 20. 読み出し動作のタイミング図
表 27.  読み出し動作のタイミング・パラメーター
シンボル パラメーター Min Max 単位
fRCLK バイト読み出し動作での読み出しクロック周波数 (FPGA またはエンベデッド・プロセッサーより ) — 50 MHz
高速バイト読み出し動作での高速読み出しクロック周波数 (FPGA またはエンベデッド・プロセッサーより ) — 100 MHz
tCH DCLK High 時間 4 — ns
tCL DCLK Low 時間 4 — ns
tODIS 読み出し後の出力ディスエーブル時間 — 8 ns
tnCLK2D DATAへのクロック立ち下りエッジ — 7 ns
レベル 2 の表題