インテル® Arria® 10デバイス・データシート

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ID 683771
日付 6/26/2020
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ドキュメント目次
ドキュメント目次 x
インテル® Arria® 10 デバイス・データシート
インテル® Arria® 10 デバイス・データシート x
電気的特性 スイッチング特性 コンフィグレーションの仕様 I/Oタイミング プログラマブルIOE遅延 用語集 インテル® Arria® 10デバイス・データシートの改訂履歴
電気的特性 x
動作条件
動作条件 x
絶対最大定格 最大許容オーバーシュートおよびアンダーシュート電圧 推奨動作条件 DC特性 I/O規格の仕様
推奨動作条件 x
推奨動作条件 トランシーバー電源の動作条件 HPS電源の動作条件
DC特性 x
電源電流および消費電力 I/Oピンのリーク電流 バスホールド特性 OCTキャリブレーション精度の仕様 キャリブレーションなしOCTの抵抗許容値の仕様 ピン・キャパシタンス 内部ウィークプルアップおよびウィークプルダウン抵抗
I/O規格の仕様 x
シングルエンドI/O規格の仕様 シングルエンドSSTL、HSTL、およびHSUL I/Oリファレンス電圧の仕様 シングルエンドSSTL、HSTL、およびHSUL I/O規格信号の仕様 差動SSTL I/O規格の仕様 差動HSTLおよびHSUL I/O規格の仕様 差動I/O規格の仕様
スイッチング特性 x
トランシーバー・パフォーマンスの仕様 コア・パフォーマンスの仕様 ペリフェラル・パフォーマンスの仕様 HPSの仕様
トランシーバー・パフォーマンスの仕様 x
インテル® Arria® 10 GX/SXデバイス用のトランシーバー・パフォーマンス インテル® Arria® 10 GX/SXデバイス用の高速シリアル・トランシーバー‐ファブリック間インターフェイスのパフォーマンス インテル® Arria® 10 GTデバイス用のトランシーバー・パフォーマンス インテル® Arria® 10 GTデバイス用の高速シリアル・トランシーバー-ファブリック間インターフェイスのパフォーマンス インテル® Arria® 10 GX、SX、およびGTデバイス用のトランシーバーの仕様
コア・パフォーマンスの仕様 x
クロックツリーの仕様 PLLの仕様 DSPブロックの仕様 メモリーブロックの仕様 温度検知ダイオードの仕様 内部電圧センサーの仕様
PLLの仕様 x
フラクショナルPLLの仕様 I/O PLLの仕様
温度検知ダイオードの仕様 x
内部温度検知ダイオードの仕様 外部温度検知ダイオードの仕様
ペリフェラル・パフォーマンスの仕様 x
高速I/Oの仕様 DPAロック時間の仕様 LVDSソフトCDR/DPA正弦ジッター許容値の仕様 ハード・メモリー・コントローラーでサポートされているメモリー規格 ソフト・メモリー・コントローラーでサポートされているメモリー規格 HPSハード・メモリー・コントローラーでサポートされているメモリー規格 DLL周波数範囲の仕様 DQSロジックブロックの仕様 メモリー出力クロックジッターの仕様 OCTキャリブレーション・ブロックの仕様
HPSの仕様 x
HPSリセット入力の要件 HPSクロックのパフォーマンス HPS PLLの仕様 Quad SPIフラッシュのタイミング特性 SPIタイミングの特性 SD/MMCのタイミング特性 USB ULPIのタイミング特性 Ethernet Media Access Controller (EMAC) のタイミング特性 I2Cのタイミング特性 NANDのタイミング特性 トレースのタイミング特性 GPIOインターフェイス
HPS PLLの仕様 x
HPS PLL入力の要件 HPS PLLのパフォーマンス HPS PLL出力の仕様
コンフィグレーションの仕様 x
PORの仕様 JTAGコンフィグレーションのタイミング FPPコンフィグレーションのタイミング ASコンフィグレーションのタイミング ASコンフィグレーション・スキームでのDCLK周波数の仕様 PSコンフィグレーションのタイミング 初期化 コンフィグレーション・ファイル 最小コンフィグレーション時間の見積もり リモート・システム・アップグレード ユーザー・ウォッチドッグ内部回路のタイミング仕様
FPPコンフィグレーションのタイミング x
FPPコンフィグレーションのDCLK-to-DATA[] 比率 (r) DCLK-to-DATA[] = 1の場合のFPPコンフィグレーションのタイミング DCLK-to-DATA[] 比率が>1の場合のFPPコンフィグレーション・タイミング
インテル® Arria® 10 デバイス・データシート

高速I/Oの仕様

表 47.   インテル® Arria® 10デバイスの高速I/Oの仕様

シリアライザー/デシリアライザー (SERDES) 係数J = 3から10である場合、SERDESブロックを使用します。

LVDSアプリケーションに対しては、整数PLLモードでPLLを使用する必要があります。

リンクのタイミング・クロージャー解析を実行することにより、レシーバーの残りのタイミングマージンを計算する必要があります。残りのタイミングマージンを決定するには、ボード・スキュー・マージン、トランスミッターのチャネル間スキュー、およびレシーバーのサンプリング・マージンを考慮する必要があります。

インテル® Arria® 10デバイスは、すべてのI/Oバンクで真のLVDS出力バッファータイプを使用して、次の出力規格をサポートします。
  • 最大360 Mbpsのデータレートを備えた真のRSDS出力規格
  • 最大400 Mbpsのデータレートを備えた真のmini-LVDS出力規格
シンボル 条件 –E1S 71、-E1H、-I1S71、-I1H –E2L、–E2S71、–I2L、–I2S71 –E3L、–E3S71、–E3V、–I3L、–I3S71、–I3V 単位
最小値 標準値 最大値 最小値 標準値 最大値 最小値 標準値 最大値
fHSCLK_in (入力クロック周波数) True Differential I/O Standards クロックブースト係数 W = 1から40 72 10 — 800 10 — 700 10 — 625 MHz
fHSCLK_in (入力クロック周波数) Single Ended I/O Standards クロックブースト係数Ｗ＝1～40 72 10 — 625 10 — 625 10 — 525 MHz
fHSCLK_OUT (出力クロック周波数) — — — 800 73 — — 700 73 — — 625 73 MHz
トランスミッター True Differential I/O Standards - fHSDR (データレート) 74 SERDES係数 J = 4～10 75 76 77 77 — 1600 77 — 1434 77 — 1250 Mbps
SERDES係数J = 3 75 76 77 77 — 1200 77 — 1076 77 — 938 Mbps
SERDES係数J = 2、DDRレジスター使用 77 — 333 78 77 — 275 78 77 — 250 78 Mbps
SERDES係数J = 1、DDRレジスター使用 77 — 333 78 77 — 275 78 77 — 250 78 Mbps
tx Jitter - True Differential I/O Standards データレートの合計ジッター、600 Mbps～1.6 Gbps — — 160 — — 200 — — 250 ps
データレートの合計ジッター、< 600 Mbps — — 0.1 — — 0.12 — — 0.15 UI
tDUTY 79 Differential I/O StandardsのTX出力クロック・デューティー・サイクル 45 50 55 45 50 55 45 50 55 %
tRISE & & tFALL 76 80 True Differential I/O Standards — — 160 — — 180 — — 200 ps
TCCS 79 74 True Differential I/O Standards — — 150 — — 150 — — 150 ps
レシーバー True Differential I/O Standards - fHSDRDPA (データレート) SERDES係数 J = 4～10 75 76 77 150 — 1600 150 — 1434 150 — 1250 Mbps
SERDES係数J = 3 75 76 77 150 — 1200 150 — 1076 150 — 938 Mbps
fHSDR (データレート) (DPAなし) 74 SERDES係数 J = 3～10 77 — 81 77 — 81 77 — 81 Mbps
SERDES係数J = 2、DDRレジスター使用 77 — 78 77 — 78 77 — 78 Mbps
SERDES係数J = 1、DDRレジスター使用 77 — 78 77 — 78 77 — 78 Mbps
DPA (FIFOモード) DPAランレングス — — — 10000 — — 10000 — — 10000 UI
DPA (ソフトCDRモード) DPAランレングス SGMII/GbEプロトコル — — 5 — — 5 — — 5 UI
他のすべてのプロトコル — — 208 UIあたり50データ遷移 — — 208 UIあたり50データ遷移 — — 208 UIあたり50データ遷移 —
ソフトCDRモード ソフトCDR ppm許容値 — — — 300 — — 300 — — 300 ± ppm
非DPAモード Sampling Window — — — 300 — — 300 — — 300 ps
71 –E1Sおよび–E2Sスピードグレードは、VCC = 0.9 Vおよび0.95 Vの両方に適用されます。–E3Sスピードグレードは、VCC = 0.9 Vにのみ適用されます。
72 Clock Boost Factor (W) は、入力データレートと入力クロックレート間の比率です。
73 この値は、PHYクロック・ネットワークを使用することで達成可能です。
74 PCBトレース長によるパッケージスキュー補正が必要です。
75 Fmaxの仕様は、シリアルデータに使用される高速クロックに基づいています。インターフェイスのFmaxは、デザインに依存するパラレル・クロック・ドメインにも依存しており、タイミング解析を必要とします。
76 VCCおよびVCCPは組み合わされた電力層に存在し、チップ間インターフェイスの最大負荷は5 pFである必要があります。
77 最小仕様は、(PLLおよびクロックピンなどの) 使用するクロックソースや (グローバル、リージョナル、ローカルの) クロック配線リソースによって異なります。I/O差動バッファーおよびシリアライザーに関しては、最小トグルレートは存在しません。
78 デザインのタイミングを収束し、かつシグナル・インテグリティーがインターフェイス要件を満たしている場合、理想的な最大データレートは、SERDES係数 (J) x PLLの最大出力周波数 (fOUT) となります。
79 DIVCLK = 1には適用されません。
80 これは、デフォルトのプリエンファシス設定およびVOD設定にのみ適用されます。
81 リンクのタイミング・クロージャー解析を実行することで、非DPAモードで達成可能な最大データレートを見積もることができます。サポートされている最大のデータレートを決定するには、ボード・スキュー・マージン、トランスミッターの遅延マージン、およびレシーバーのサンプリング・マージンを考慮する必要があります。
レベル 2 の表題