インテル® Arria® 10デバイス・データシート

ID 683771
日付 6/26/2020
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ドキュメント目次

I2Cのタイミング特性

表 73.   インテル® Arria® 10デバイスのI2Cのタイミング要件
シンボル 説明 標準モード 高速モード 単位
最小値 最大値 最小値 最大値
Tclk シリアルクロック (SCL) クロック周期 10 2.5 μs
tHIGH 100 SCLのHigh期間 4 101 0.6 102 μs
tLOW 103 SCLのLow期間 4.7 104 1.3 105 μs
tSU:DAT シリアル・データ・ライン (SDA) からSCLへのセットアップ時間 0.25 0.1 μs
tHD;DAT 106 SCLからSDAデータへのホールド時間 0 3.15 0 0.6 μs
tVD; DATおよびtVD; ACK 107 SCLからSDAへの出力データ遅延 3.45 108 0.9 109 μs
tSU:STA 反復開始条件のセットアップ時間 4.7 0.6 μs
tHD:STA 反復開始条件のホールド時間 4 0.6 μs
tSU:STO 停止条件のセットアップ時間 4 0.6 μs
tBUF STOPとSTART間のSDA高パルス期間 4.7 1.3 μs
tr 110 SCL立ち上がり時間 1000 20 300 ns
tf 110 SCL立ち下がり時間 300 20 × (Vdd / 5.5) 111 300 ns
tr SDA立ち上がり時間 1000 20 300 ns
tf 110 SDA立ち下がり時間 300 20 × (Vdd / 5.5) 111 300 ns
図 17. I2Cのタイミング図
100 Tclkhighは、ic_ss_scl_hcnt または ic_fs_scl_hcnt レジスターを使用して調整できます。
101 ic_ss_scl_hcnt の推奨最小設定は440です。
102 ic_fs_scl_hcnt の推奨最小設定は71です。
103 Tclklowは、ic_ss_scl_lcnt または ic_fs_scl_lcnt レジスターを使用して調整できます。
104 ic_ss_scl_lcnt の推奨最小設定は500です。
105 ic_fs_scl_lcnt の推奨最小設定は141です。
106 THD; DATは、立ち上がり時間と立ち下がり時間の影響を受けます。
107 tVD; DATおよびtVD; ACKは、ic_sda_hold レジスターを調整することによって設定されるSDAホールド時間に加えて、立ち上がり時間と立ち下がり時間の影響を受けます。
108 仕様内にするためには、最大 SDA_HOLD = 240を使用します。
109 仕様内にするためには、最大 SDA_HOLD = 60を使用します。
110 立ち上がり時間と立ち下がり時間のパラメーターは、IOドライバーの特性、プルアウト抵抗値、伝送ラインの総容量などの外部要因によって異なります。
111 Vddは、I2Cバス電圧です。