インテル® Arria® 10デバイス・データシート

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ID 683771
日付 6/26/2020
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ドキュメント目次
ドキュメント目次 x
インテル® Arria® 10 デバイス・データシート
インテル® Arria® 10 デバイス・データシート x
電気的特性 スイッチング特性 コンフィグレーションの仕様 I/Oタイミング プログラマブルIOE遅延 用語集 インテル® Arria® 10デバイス・データシートの改訂履歴
電気的特性 x
動作条件
動作条件 x
絶対最大定格 最大許容オーバーシュートおよびアンダーシュート電圧 推奨動作条件 DC特性 I/O規格の仕様
推奨動作条件 x
推奨動作条件 トランシーバー電源の動作条件 HPS電源の動作条件
DC特性 x
電源電流および消費電力 I/Oピンのリーク電流 バスホールド特性 OCTキャリブレーション精度の仕様 キャリブレーションなしOCTの抵抗許容値の仕様 ピン・キャパシタンス 内部ウィークプルアップおよびウィークプルダウン抵抗
I/O規格の仕様 x
シングルエンドI/O規格の仕様 シングルエンドSSTL、HSTL、およびHSUL I/Oリファレンス電圧の仕様 シングルエンドSSTL、HSTL、およびHSUL I/O規格信号の仕様 差動SSTL I/O規格の仕様 差動HSTLおよびHSUL I/O規格の仕様 差動I/O規格の仕様
スイッチング特性 x
トランシーバー・パフォーマンスの仕様 コア・パフォーマンスの仕様 ペリフェラル・パフォーマンスの仕様 HPSの仕様
トランシーバー・パフォーマンスの仕様 x
インテル® Arria® 10 GX/SXデバイス用のトランシーバー・パフォーマンス インテル® Arria® 10 GX/SXデバイス用の高速シリアル・トランシーバー‐ファブリック間インターフェイスのパフォーマンス インテル® Arria® 10 GTデバイス用のトランシーバー・パフォーマンス インテル® Arria® 10 GTデバイス用の高速シリアル・トランシーバー-ファブリック間インターフェイスのパフォーマンス インテル® Arria® 10 GX、SX、およびGTデバイス用のトランシーバーの仕様
コア・パフォーマンスの仕様 x
クロックツリーの仕様 PLLの仕様 DSPブロックの仕様 メモリーブロックの仕様 温度検知ダイオードの仕様 内部電圧センサーの仕様
PLLの仕様 x
フラクショナルPLLの仕様 I/O PLLの仕様
温度検知ダイオードの仕様 x
内部温度検知ダイオードの仕様 外部温度検知ダイオードの仕様
ペリフェラル・パフォーマンスの仕様 x
高速I/Oの仕様 DPAロック時間の仕様 LVDSソフトCDR/DPA正弦ジッター許容値の仕様 ハード・メモリー・コントローラーでサポートされているメモリー規格 ソフト・メモリー・コントローラーでサポートされているメモリー規格 HPSハード・メモリー・コントローラーでサポートされているメモリー規格 DLL周波数範囲の仕様 DQSロジックブロックの仕様 メモリー出力クロックジッターの仕様 OCTキャリブレーション・ブロックの仕様
HPSの仕様 x
HPSリセット入力の要件 HPSクロックのパフォーマンス HPS PLLの仕様 Quad SPIフラッシュのタイミング特性 SPIタイミングの特性 SD/MMCのタイミング特性 USB ULPIのタイミング特性 Ethernet Media Access Controller (EMAC) のタイミング特性 I2Cのタイミング特性 NANDのタイミング特性 トレースのタイミング特性 GPIOインターフェイス
HPS PLLの仕様 x
HPS PLL入力の要件 HPS PLLのパフォーマンス HPS PLL出力の仕様
コンフィグレーションの仕様 x
PORの仕様 JTAGコンフィグレーションのタイミング FPPコンフィグレーションのタイミング ASコンフィグレーションのタイミング ASコンフィグレーション・スキームでのDCLK周波数の仕様 PSコンフィグレーションのタイミング 初期化 コンフィグレーション・ファイル 最小コンフィグレーション時間の見積もり リモート・システム・アップグレード ユーザー・ウォッチドッグ内部回路のタイミング仕様
FPPコンフィグレーションのタイミング x
FPPコンフィグレーションのDCLK-to-DATA[] 比率 (r) DCLK-to-DATA[] = 1の場合のFPPコンフィグレーションのタイミング DCLK-to-DATA[] 比率が>1の場合のFPPコンフィグレーション・タイミング
インテル® Arria® 10 デバイス・データシート

絶対最大定格

この項では、 インテル® Arria® 10の最大動作条件を定義します。ここで示す値は、デバイスが破損に至るまでの理論的なモデリングや損壊のメカニズムといったデバイス試験結果に基づいており、これらの条件下でのデバイスの機能的動作を示すものではありません。

注意:
次の表に記載されている範囲外の条件は、デバイスに恒久的な損傷を与えることがあります。さらに、絶対最大定格で長期間デバイスを動作すると、デバイスに悪影響を与えることがあります。
表 1.   インテル® Arria® 10デバイスの絶対最大定格
シンボル 説明 条件 最小値 最大値 単位
VCC コア電源電圧 — -0.50 1.21 V
VCCP ペリフェラル回路およびトランシーバー・ファブリック・インターフェイスの電源 — -0.50 1.21 V
VCCERAM エンベデッド・メモリー電源 — -0.50 1.36 V
VCCPT プログラマブル・パワー・テクノロジーおよびI/Oプリドライバー用の電源 — -0.50 2.46 V
VCCBAT デザイン・セキュリティー揮発性キーレジスター用のバッテリー・バックアップ電源 — -0.50 2.46 V
VCCPGM コンフィグレーション・ピン電源 1 -0.50 2.46 V
VCCIO I/Oバッファー電源 3 V I/O -0.50 4.10 V
LVDS I/O -0.50 2.46 V
VCCA_PLL フェーズ・ロック・ループ (PLL) アナログ電源 — -0.50 2.46 V
VCCT_GXB トランスミッター電源 — -0.50 1.34 V
VCCR_GXB レシーバー電源 — -0.50 1.34 V
VCCH_GXB トランシーバー出力バッファー電源 — -0.50 2.46 V
VCCL_HPS HPSコア電圧およびペリフェラル回路電源 — -0.50 1.27 V
VCCIO_HPS HPS I/Oバッファー電源 3 V I/O -0.50 4.10 V
LVDS I/O -0.50 2.46 V
VCCIOREF_HPS HPS I/Oプリドライバー電源 — -0.50 2.46 V
VCCPLL_HPS HPS PLL電源 — -0.50 2.46 V
IOUT ピンあたりのDC出力電流 — –25 2 3 4 5 6 25 mA
TJ 動作接合温度 — -55 125 °C
TSTG 保存温度 (バイアスなし) — -65 150 °C
関連情報
1 LVDS I/O値は、全ての専用および兼用コンフィグレーションI/Oに適用可能です。
2 デバイスの電源が入っていない場合、またはパワーアップ/パワーダウン状態の場合に、LVDS I/Oバンクピンを流れる最大電流は10 mAです。
3 LVDS I/Oバンクあたりの合計電流は100 mAを超えてはなりません。
4 電圧レベルは1.89 Vを超えてはなりません。
5 シングルエンドおよび差動I/Oを含む、LVDS I/OバンクでサポートされているすべてのI/O規格および設定に適用されます。
6 LVDS I/Oバンクにのみ適用されます。3 V I/Oバンクはこの仕様の対象外であり、電源シーケンス要件に従って実装する必要があります。詳細については、AN 692: インテル® Cyclone® 10 GX、 インテル® Arria® 10、および インテル® Stratix® 10デバイスの電源シーケンスについての考慮事項、および インテル® Arria® 10デバイスにおけるパワー・マネジメントの章を参照してください。
レベル 2 の表題