インテル® Arria® 10 GX、SX、およびGTデバイス用のトランシーバーの仕様

インテル® Arria® 10デバイス・データシート

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日付 6/26/2020

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インテル® Arria® 10 GX、SX、およびGTデバイス用のトランシーバーの仕様

表 30. リファレンス・クロックの仕様
シンボル/説明	条件	すべてのトランシーバーのスピードグレード			単位
シンボル/説明	条件	最小値	標準値	最大値	単位
Supported I/O Standards	専用リファレンス・クロック・ピン	CML、Differential LVPECL、LVDS、およびHCSL
Supported I/O Standards	RXリファレンス・クロック・ピン	CML、Differential LVPECL、およびLVDS
Input Reference Clock Frequency (CMU PLL)		61	—	800	MHz
Input Reference Clock Frequency (ATX PLL)		100	—	800	MHz
Input Reference Clock Frequency (fPLL PLL)		25 ⁴³ / 50 ⁴⁴	—	800	MHz
立ち上がり時間	20%～80%	—	—	400	ps
立ち下がり時間	80%～20%	—	—	400	ps
デューティー・サイクル	—	45	—	55	%
スペクトラム拡散変調クロック周波数	PCIe	30	—	33	kHz
スペクトラム拡散のダウン拡散	PCIe	—	0～-0.5	—	%
オンチップ終端抵抗	—	—	100	—	Ω
絶対V_MAX	専用リファレンス・クロック・ピン	—	—	1.6	V
絶対V_MAX	RXリファレンス・クロック・ピン	—	—	1.2	V
絶対V_MIN	—	-0.4	—	—	V
ピーク・ツー・ピーク差動入力電圧	—	200	—	1600	mV
V_ICM (AC結合)	V_{CCR_GXB} = 0.95 V	—	0.95	—	V
	V_{CCR_GXB} = 1.03 V	—	1.03	—	V
	V_{CCR_GXB} = 1.12 V	—	1.12	—	V
V_ICM (DC結合)	PCIeリファレンス・クロックのHCSL I/O規格	250	—	550	mV
Transmitter `REFCLK` Phase Noise (622 MHz) ⁴⁵	100 Hz	—	—	-70	dBc/Hz
	1 kHz	—	—	-90	dBc/Hz
	10 kHz	—	—	-100	dBc/Hz
	100 kHz	—	—	-110	dBc/Hz
	≥ 1 MHz	—	—	-120	dBc/Hz
Transmitter `REFCLK` Phase Jitter (100 MHz)	1.5 MHz～100 MHz (PCIe)	—	—	4.2	ps (rms)
R_REF	—	—	2.0 k ±1%	—	Ω
T_{SSC-MAX-PERIOD-SLEW}	Max SSC df/dt			0.75

表 31. トランシーバー・クロックの仕様
シンボル/説明	条件	すべてのトランシーバーのスピードグレード			単位
シンボル/説明	条件	最小値	標準値	最大値	単位
トランシーバー・キャリブレーション用の `CLKUSR` ピン	Transceiver Calibration	100	—	125	MHz
`reconfig_clk`	リコンフィグレーション・インターフェイス	100	—	125	MHz

表 32. トランシーバー・クロック・ネットワークの最大データレートの仕様
クロック・ネットワーク	最大パフォーマンス ⁴⁶			チャネルスパン	単位
クロック・ネットワーク	ATX	fPLL	CMU	チャネルスパン	単位
x1	17.4	12.5	10.3125	1つのバンクに6チャネル	Gbps
x6	17.4	12.5	N/A	1つのバンクに6チャネル	Gbps
PLLフィードバック補償モード	17.4	12.5	N/A	サイドワイド	Gbps
0.95 V V_{CCR_GXB}/V_{CCT_GXB}でxN	10.5	10.5	N/A	上2つのバンクと下2つのバンク ⁴⁶ ⁴⁷	Gbps
1.03 V V_{CCR_GXB}/V_{CCT_GXB}でxN	15.0	12.5	N/A	上2つのバンクと下2つのバンク ⁴⁶ ⁴⁷	Gbps
1.12 V V_{CCR_GXB}/V_{CCT_GXB}でxN	16.0	12.5	N/A	上2つのバンクと下2つのバンク ⁴⁶ ⁴⁷	Gbps

表 33. レシーバーの仕様
シンボル/説明	条件	すべてのトランシーバーのスピードグレード			単位
シンボル/説明	条件	最小値	標準値	最大値	単位
Supported I/O Standards	—	High Speed Differential I/O、CML、Differential LVPECL、およびLVDS ⁴⁸
レシーバーピンの絶対V_MAX ⁴⁹	—	—	—	1.2	V
レシーバーピンの絶対V_MIN ⁴⁹	—	-0.4	—	—	V
デバイス・コンフィグレーション前の最大ピーク・ツー・ピーク差動入力電圧V_ID (diff p-p)	—	—	—	1.6	V
デバイス・コンフィグレーション後の最大ピーク・ツー・ピーク差動入力電圧V_ID (diff p-p)	V_{CCR_GXB} = 1.12 V	—	—	2.0	V
	V_{CCR_GXB} = 1.03 V	—	—	2.0	V
	V_{CCR_GXB} = 0.95 V	—	—	2.4	V
レシーバーのシリアル入力ピンでの最小差動アイ開口部 ⁵⁰	—	50	—	—	mV
差動オンチップ終端抵抗	85-Ω設定	—	85 ± 30%	—	Ω
差動オンチップ終端抵抗	100-Ω設定	—	100 ± 30%	—	Ω
V_ICM (ACおよびDC結合) ⁵¹	V_CM = 0.65 V	—	600	—	mV
	V_CM = 0.7 V	—	700	—	mV
	V_CM = 0.75 V	—	700	—	mV
t_LTR ⁵²	—	—	—	10	µs
t_LTD ⁵³	—	4	—	—	µs
t_{LTD_manual} ⁵⁴	—	4	—	—	µs
t_{LTR_LTD_manual} ⁵⁵	—	15	—	—	µs
Run Length	—	—	—	200	UI
CDR PPM許容値	PCIeのみ	-300	—	300	PPM
CDR PPM許容値	他のすべてのプロトコル	-1000	—	1000	PPM
Programmable DC Gain	設定 = 0～4	0	—	10	dB
High Gainモードおよび0.95 V V_CCRのData Rate ≤ 6 GbpsにおけるProgrammable AC Gain	設定 = 0～28	0	—	19	dB
High Gainモードおよび1.03 V V_CCRのData Rate ≤ 6 GpbsにおけるProgrammable AC Gain	設定 = 0～28	0	—	21	dB
High Gainモードおよび1.03 V V_CCRのData Rate ≤ 17.4 GpbsにおけるProgrammable AC Gain	設定 = 0～28	0	—	17	dB
High Data RateモードでのProgrammable AC Gain	設定 = 0～15	0	—	8	dB

表 34. トランスミッターの仕様
シンボル/説明	条件	すべてのトランシーバーのスピードグレード			単位
シンボル/説明	条件	Min	Typ	Max	単位
Supported I/O Standards	—	High Speed Differential I/O ⁵⁶			—
差動オンチップ終端抵抗	85-Ω設定	—	85 ± 20%	—	Ω
差動オンチップ終端抵抗	100-Ω設定	—	100 ± 20%	—	Ω
V_OCM (AC結合)	V_CCT = 0.95 V	—	450	—	mV
	V_CCT = 1.03 V	—	500	—	mV
	V_CCT = 1.12 V	—	550	—	mV
V_OCM (DC結合)	V_CCT = 0.95 V	—	450	—	mV
	V_CCT = 1.03 V	—	500	—	mV
	V_CCT = 1.12 V	—	550	—	mV
立ち上がり時間 ⁵⁷	20%～80%	20	—	130	ps
立ち下がり時間 ⁵⁷	80%～20%	20	—	130	ps
差動ペア内スキュー ⁵⁸	TX V_CM = 0.5 VおよびSLEW_R5のスルーレート設定 ⁵⁹	—	—	15	ps

表 35. 標準的なトランスミッターV_ODの設定
シンボル	V_OD設定	V_OD/V_CCT比
V_OD差動値 = V_OD/V_CCT比 x V_CCT	31	1.00
	30	0.97
	29	0.93
	28	0.90
	27	0.87
	26	0.83
	25	0.80
	24	0.77
	23	0.73
	22	0.70
	21	0.67
	20	0.63
	19	0.60
	18	0.57
	17	0.53
	16	0.50
	15	0.47
	14	0.43
	13	0.40
	12	0.37

表 36. トランスミッターのチャネル間スキューの仕様
モード	チャネルスパン	最大スキュー	単位
x6 Clock	1つのバンクで最大6チャネル	61	ps
xN Clock	2つのバンク以内	230	ps
xN Clock	上2つのバンクと下2つのバンク	500	ps
PLL Feedback Compensation ⁶⁰、⁶¹、⁶²	サイドワイド	1600	ps

⁴³ この仕様は、HDMIモード専用です。

⁴⁴ この仕様は、その他のHDMI以外のモード用です。

⁴⁵ 622 MHz以外の周波数における REFCLK 位相ノイズ要件を計算するには、次の計算式、f (MHz) での REFCLK 位相ノイズ = 622 MHzでの REFCLK 位相ノイズ + 20*log(f/622) を使用します。

⁴⁶ 最大データレートはスピードグレードによって異なります。

⁴⁷ 詳細については、インテル® Arria® 10トランシーバーPHYユーザーガイド内のPLLおよびクロック・ネットワークの章を参照してください。

⁴⁸ CML、Differential LVPECL、およびLVDS は、AC結合リンクでのみ使用されます。

⁴⁹ デバイスは、この絶対最大定格での長時間の動作に耐えることはできません。

⁵⁰ レシーバー入力ピンでの差動アイ開口部の仕様は、Receiver Equalizationがディスエーブルであることを前提としています。Receiver Equalizationをイネーブルすると、レシーバー回路は、イコライゼーション・レベルに応じて、より低い最小アイ開口部を許容できます。

⁵¹ Hybrid Memory Cube (HMC) またはIntel QuickPath Interconnect (QPI) 仕様を使用する場合、インテル® Arria® 10デバイスはDC結合のみをサポートします。

⁵² t_LTRは、リセットが解除された後、レシーバーCDRが入力リファレンス・クロック周波数にロックするために必要となる時間です。

⁵³ t_LTDは、rx_is_lockedtodata 信号がHighになった後、レシーバーCDRが有効なデータの回復を開始するために必要となる時間です。

⁵⁴ t_{LTD_manual}は、CDRがマニュアルモードで機能している場合に、rx_is_lockedtodata 信号がHighになった後、レシーバーCDRが有効なデータの回復を開始するために必要となる時間です。

⁵⁵ t_{LTR_LTD_manual}は、CDRがマニュアルモードで機能している場合に、rx_is_lockedtoref 信号がHighになった後、レシーバーCDRがLock to Reference (LTR) モードで保持される必要のある時間です。

⁵⁶ High Speed Differential I/Oは、インテル® Arria® 10トランシーバーのトランスミッター専用のI/O規格です。

⁵⁷ インテル® Quartus® Prime開発ソフトウェアは、デザイン・コンフィグレーションに応じて適切なスルーレートを自動的に選択します。

⁵⁸ QPIモードでは、V_CM < 0.17 Vの場合、入力Vidは100 mVより大きい必要があります。V_CM > 0.17 Vの場合は、入力Vidは70 mVより大きい必要があります。

⁵⁹ SLEW_R1が最も遅く、SLEW_R5が最も速くなります。SLEW_R6およびSLEW_R7は使用しません。

⁶⁰ テスト中、refclk は125 MHzに設定されています。

⁶¹ リファレンス・クロック周波数を上げることで、レーン間のスキューを低減することができます。

⁶² 中央の refclk の位置によって、レーン間スキューが最小になります。

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