インテル® Arria® 10デバイス・データシート

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ID 683771
日付 6/26/2020
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ドキュメント目次
ドキュメント目次 x
インテル® Arria® 10 デバイス・データシート
インテル® Arria® 10 デバイス・データシート x
電気的特性 スイッチング特性 コンフィグレーションの仕様 I/Oタイミング プログラマブルIOE遅延 用語集 インテル® Arria® 10デバイス・データシートの改訂履歴
電気的特性 x
動作条件
動作条件 x
絶対最大定格 最大許容オーバーシュートおよびアンダーシュート電圧 推奨動作条件 DC特性 I/O規格の仕様
推奨動作条件 x
推奨動作条件 トランシーバー電源の動作条件 HPS電源の動作条件
DC特性 x
電源電流および消費電力 I/Oピンのリーク電流 バスホールド特性 OCTキャリブレーション精度の仕様 キャリブレーションなしOCTの抵抗許容値の仕様 ピン・キャパシタンス 内部ウィークプルアップおよびウィークプルダウン抵抗
I/O規格の仕様 x
シングルエンドI/O規格の仕様 シングルエンドSSTL、HSTL、およびHSUL I/Oリファレンス電圧の仕様 シングルエンドSSTL、HSTL、およびHSUL I/O規格信号の仕様 差動SSTL I/O規格の仕様 差動HSTLおよびHSUL I/O規格の仕様 差動I/O規格の仕様
スイッチング特性 x
トランシーバー・パフォーマンスの仕様 コア・パフォーマンスの仕様 ペリフェラル・パフォーマンスの仕様 HPSの仕様
トランシーバー・パフォーマンスの仕様 x
インテル® Arria® 10 GX/SXデバイス用のトランシーバー・パフォーマンス インテル® Arria® 10 GX/SXデバイス用の高速シリアル・トランシーバー‐ファブリック間インターフェイスのパフォーマンス インテル® Arria® 10 GTデバイス用のトランシーバー・パフォーマンス インテル® Arria® 10 GTデバイス用の高速シリアル・トランシーバー-ファブリック間インターフェイスのパフォーマンス インテル® Arria® 10 GX、SX、およびGTデバイス用のトランシーバーの仕様
コア・パフォーマンスの仕様 x
クロックツリーの仕様 PLLの仕様 DSPブロックの仕様 メモリーブロックの仕様 温度検知ダイオードの仕様 内部電圧センサーの仕様
PLLの仕様 x
フラクショナルPLLの仕様 I/O PLLの仕様
温度検知ダイオードの仕様 x
内部温度検知ダイオードの仕様 外部温度検知ダイオードの仕様
ペリフェラル・パフォーマンスの仕様 x
高速I/Oの仕様 DPAロック時間の仕様 LVDSソフトCDR/DPA正弦ジッター許容値の仕様 ハード・メモリー・コントローラーでサポートされているメモリー規格 ソフト・メモリー・コントローラーでサポートされているメモリー規格 HPSハード・メモリー・コントローラーでサポートされているメモリー規格 DLL周波数範囲の仕様 DQSロジックブロックの仕様 メモリー出力クロックジッターの仕様 OCTキャリブレーション・ブロックの仕様
HPSの仕様 x
HPSリセット入力の要件 HPSクロックのパフォーマンス HPS PLLの仕様 Quad SPIフラッシュのタイミング特性 SPIタイミングの特性 SD/MMCのタイミング特性 USB ULPIのタイミング特性 Ethernet Media Access Controller (EMAC) のタイミング特性 I2Cのタイミング特性 NANDのタイミング特性 トレースのタイミング特性 GPIOインターフェイス
HPS PLLの仕様 x
HPS PLL入力の要件 HPS PLLのパフォーマンス HPS PLL出力の仕様
コンフィグレーションの仕様 x
PORの仕様 JTAGコンフィグレーションのタイミング FPPコンフィグレーションのタイミング ASコンフィグレーションのタイミング ASコンフィグレーション・スキームでのDCLK周波数の仕様 PSコンフィグレーションのタイミング 初期化 コンフィグレーション・ファイル 最小コンフィグレーション時間の見積もり リモート・システム・アップグレード ユーザー・ウォッチドッグ内部回路のタイミング仕様
FPPコンフィグレーションのタイミング x
FPPコンフィグレーションのDCLK-to-DATA[] 比率 (r) DCLK-to-DATA[] = 1の場合のFPPコンフィグレーションのタイミング DCLK-to-DATA[] 比率が>1の場合のFPPコンフィグレーション・タイミング
インテル® Arria® 10 デバイス・データシート

SPIタイミングの特性

表 63.   インテル® Arria® 10デバイスのSPIマスターのタイミング要件 rx_sample_dly レジスターをプログラムすることにより、入力遅延タイミングを調整できます。
シンボル 説明 最小値 標準値 最大値 単位
Tclk SPI_CLKクロック周期 16.67 — — ns
Tdutycycle SPI_CLKデューティー・サイクル 45 50 55 %
Tdssfrst 89 最初のSPI_CLKエッジにアサートされたSPI_SS 1.5 × TSPI_CLK – 2 — — ns
Tdsslst 89 SPI_SSがデアサートされた最後のSPI_CLKエッジ TSPI_CLK – 2 — — ns
Tdio Master-out slave-in (MOSI) 出力遅延 -1 — 1 ns
Tsu 90 SPI_CLKキャプチャー・エッジに関する入力設定 16 – (rx_sample_dly × Tspi_ref_clk) 91 92 — — ns
Th 90 SPI_CLKキャプチャー・エッジに関する入力ホールド 0 — — ns
Tdssb2b 2つのバック・ツー・バック転送 (フレーム) 間のスレーブ選択デアサートの最小遅延 1 — — SPI_CLK
図 8. SPIマスター出力のタイミング図
図 9. SPIマスター入力のタイミング図
表 64.   インテル® Arria® 10デバイスのSPIスレーブのタイミング要件
シンボル 説明 最小値 標準値 最大値 単位
Tclk SPI_CLKクロック周期 20 — — ns
Tdutycycle SPI_CLKデューティー・サイクル 45 50 55 %
Ts SPIスレーブ入力セットアップ時間 5 — — ns
Th SPIスレーブ入力ホールド時間 8 — — ns
Tsuss 最初のSCLK_INエッジにアサートされたSPI_SS 5 — — ns
Thss SPI_SSがデアサートされた最後のSCLK_INエッジ 5 — — ns
Td Master-in slave-out (MISO) 出力遅延 2×Tspi_ref_clk + 5.3 93 — 3 × Tspi_ref_clk + 11.8 93 ns
図 10. SPIスレーブ出力のタイミング図
図 11. SPIスレーブ入力のタイミング図
89 SPI_SSの動作は、Motorola SPI、TI SSP、またはMicrowire動作モードによって異なります。
90 キャプチャー・エッジは動作モードによって異なります。Motorola SPIの場合、キャプチャー・エッジは、scpol レジスタービットによっては立ち上がりエッジまたは立ち下がりエッジとなります。TI SSPの場合、キャプチャー・エッジは立ち下がりエッジとなり、Microwireの場合、キャプチャー・エッジは立ち上がりエッジとなります。
91 0のA rx_sample_dly 値は無効な設定です。
92 SPI_REF_CLK は、SPI Slaveの内部リファレンス・クロック l4_main_clk です。
93 SPI_REF_CLK は、SPI Slaveの内部リファレンス・クロック l4_main_clk です。
レベル 2 の表題