インテル® Arria® 10デバイス・データシート

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ID 683771
日付 6/26/2020
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ドキュメント目次
ドキュメント目次 x
インテル® Arria® 10 デバイス・データシート
インテル® Arria® 10 デバイス・データシート x
電気的特性 スイッチング特性 コンフィグレーションの仕様 I/Oタイミング プログラマブルIOE遅延 用語集 インテル® Arria® 10デバイス・データシートの改訂履歴
電気的特性 x
動作条件
動作条件 x
絶対最大定格 最大許容オーバーシュートおよびアンダーシュート電圧 推奨動作条件 DC特性 I/O規格の仕様
推奨動作条件 x
推奨動作条件 トランシーバー電源の動作条件 HPS電源の動作条件
DC特性 x
電源電流および消費電力 I/Oピンのリーク電流 バスホールド特性 OCTキャリブレーション精度の仕様 キャリブレーションなしOCTの抵抗許容値の仕様 ピン・キャパシタンス 内部ウィークプルアップおよびウィークプルダウン抵抗
I/O規格の仕様 x
シングルエンドI/O規格の仕様 シングルエンドSSTL、HSTL、およびHSUL I/Oリファレンス電圧の仕様 シングルエンドSSTL、HSTL、およびHSUL I/O規格信号の仕様 差動SSTL I/O規格の仕様 差動HSTLおよびHSUL I/O規格の仕様 差動I/O規格の仕様
スイッチング特性 x
トランシーバー・パフォーマンスの仕様 コア・パフォーマンスの仕様 ペリフェラル・パフォーマンスの仕様 HPSの仕様
トランシーバー・パフォーマンスの仕様 x
インテル® Arria® 10 GX/SXデバイス用のトランシーバー・パフォーマンス インテル® Arria® 10 GX/SXデバイス用の高速シリアル・トランシーバー‐ファブリック間インターフェイスのパフォーマンス インテル® Arria® 10 GTデバイス用のトランシーバー・パフォーマンス インテル® Arria® 10 GTデバイス用の高速シリアル・トランシーバー-ファブリック間インターフェイスのパフォーマンス インテル® Arria® 10 GX、SX、およびGTデバイス用のトランシーバーの仕様
コア・パフォーマンスの仕様 x
クロックツリーの仕様 PLLの仕様 DSPブロックの仕様 メモリーブロックの仕様 温度検知ダイオードの仕様 内部電圧センサーの仕様
PLLの仕様 x
フラクショナルPLLの仕様 I/O PLLの仕様
温度検知ダイオードの仕様 x
内部温度検知ダイオードの仕様 外部温度検知ダイオードの仕様
ペリフェラル・パフォーマンスの仕様 x
高速I/Oの仕様 DPAロック時間の仕様 LVDSソフトCDR/DPA正弦ジッター許容値の仕様 ハード・メモリー・コントローラーでサポートされているメモリー規格 ソフト・メモリー・コントローラーでサポートされているメモリー規格 HPSハード・メモリー・コントローラーでサポートされているメモリー規格 DLL周波数範囲の仕様 DQSロジックブロックの仕様 メモリー出力クロックジッターの仕様 OCTキャリブレーション・ブロックの仕様
HPSの仕様 x
HPSリセット入力の要件 HPSクロックのパフォーマンス HPS PLLの仕様 Quad SPIフラッシュのタイミング特性 SPIタイミングの特性 SD/MMCのタイミング特性 USB ULPIのタイミング特性 Ethernet Media Access Controller (EMAC) のタイミング特性 I2Cのタイミング特性 NANDのタイミング特性 トレースのタイミング特性 GPIOインターフェイス
HPS PLLの仕様 x
HPS PLL入力の要件 HPS PLLのパフォーマンス HPS PLL出力の仕様
コンフィグレーションの仕様 x
PORの仕様 JTAGコンフィグレーションのタイミング FPPコンフィグレーションのタイミング ASコンフィグレーションのタイミング ASコンフィグレーション・スキームでのDCLK周波数の仕様 PSコンフィグレーションのタイミング 初期化 コンフィグレーション・ファイル 最小コンフィグレーション時間の見積もり リモート・システム・アップグレード ユーザー・ウォッチドッグ内部回路のタイミング仕様
FPPコンフィグレーションのタイミング x
FPPコンフィグレーションのDCLK-to-DATA[] 比率 (r) DCLK-to-DATA[] = 1の場合のFPPコンフィグレーションのタイミング DCLK-to-DATA[] 比率が>1の場合のFPPコンフィグレーション・タイミング
インテル® Arria® 10 デバイス・データシート

最小コンフィグレーション時間の見積もり

表 86.   インテル® Arria® 10デバイスの最小コンフィグレーション時間の見積もり見積もり値は、 インテル® Arria® 10デバイスのコンフィグレーション・ビットストリーム・サイズの表の、非圧縮コンフィグレーション・ビットストリーム・サイズに基づいています。
バリアント 製品ライン アクティブシリアル 129 高速パッシブパラレル 130
幅 DCLK (MHz) 最小コンフィグレーション時間 (ms) 幅 DCLK (MHz) 最小コンフィグレーション時間 (ms)
インテル® Arria® 10 GX GX 160 4 100 204.81 32 100 25.60
GX 220 4 100 204.81 32 100 25.60
GX 270 4 100 306.48 32 100 38.31
GX 320 4 100 306.48 32 100 38.31
GX 480 4 100 443.35 32 100 55.42
GX 570 4 100 632.08 32 100 79.01
GX 660 4 100 632.08 32 100 79.01
GX 900 4 100 883.20 32 100 110.40
GX 1150 4 100 883.20 32 100 110.40
インテル® Arria® 10 GT GT 900 4 100 883.20 32 100 110.40
GT 1150 4 100 883.20 32 100 110.40
インテル® Arria® 10 SX SX 160 4 100 204.81 32 100 25.60
SX 220 4 100 204.81 32 100 25.60
SX 270 4 100 306.48 32 100 38.31
SX 320 4 100 306.48 32 100 38.31
SX 480 4 100 443.35 32 100 55.42
SX 570 4 100 632.08 32 100 79.01
SX 660 4 100 632.08 32 100 79.01
関連情報
129 最小コンフィグレーション時間は100 MHzのDCLK周波数をもとに計算されます。外部 CLKUSR のみが正確な100 MHzの周波数を保証します。100 MHzの内部オシレーターを使用する場合、実際には正確な100 MHzの周波数は得られません。内部オシレーターを使用するDCLK周波数については、ASコンフィグレーション・スキームの表にあるDCLK周波数の仕様を参照してください。
130 FPGA FPPの最大帯域幅は、一部の外部ストレージやコントロール・ロジックで使用可能な帯域幅を超える場合があります。
レベル 2 の表題